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公開番号2024168925
公報種別公開特許公報(A)
公開日2024-12-05
出願番号2023085987
出願日2023-05-25
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人,個人,個人
主分類H01L 21/336 20060101AFI20241128BHJP(基本的電気素子)
要約【課題】フィールドプレートの抵抗ばらつきを抑制可能な半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板と、半導体基板上に位置する半導体層と、ドレイン領域と、ソース/ゲート領域と、半導体層上に位置する絶縁層と、絶縁層上に位置すると共に、電流経路を形成するフィールドプレートと、を備え、フィールドプレートは、最内周部、最外周部、最内周部と最外周部との間に位置すると共に平面視における第1方向に隣り合う第1直線部分および第2直線部分、ならびに、第1直線部分と第2直線部分とを接続する第1接続部分を有し、最内周部と、最外周部と、第1直線部分と、第2直線部分と、第1接続部分とは、電流経路の一部であり、第1直線部分と第2直線部分とのそれぞれは、平面視にて、第1方向に交差する第2方向に延在する。
【選択図】図4
特許請求の範囲【請求項１】
第１導電型を有する半導体基板と、
前記半導体基板上に位置すると共に第２導電型を有する半導体層と、
前記半導体層内に位置すると共に前記第２導電型を有するドレイン領域と、
前記第２導電型を有するソース領域、および、前記ソース領域に電気的に接続されると共に前記第１導電型を有するゲート領域が設けられるソース／ゲート領域であって、前記ドレイン領域から離間すると共に前記ドレイン領域の周囲に位置する前記ソース／ゲート領域と、
前記ドレイン領域と前記ソース／ゲート領域との間であって、前記半導体層上に位置する絶縁層と、
前記絶縁層上に位置すると共に、電流経路を形成するフィールドプレートと、
を備え、
前記フィールドプレートは、前記ドレイン領域に電気的に接続される最内周部、グランドに電気的に接続される最外周部、前記最内周部と前記最外周部との間に位置すると共に平面視における第１方向に隣り合う第１直線部分および第２直線部分、ならびに、前記第１直線部分と前記第２直線部分とを接続する第１接続部分を有し、
前記最内周部と、前記最外周部と、前記第１直線部分と、前記第２直線部分と、前記第１接続部分とは、前記電流経路の一部であり、
前記第１直線部分と前記第２直線部分とのそれぞれは、平面視にて、前記第１方向に交差する第２方向に延在し、
前記第１接続部分は、前記第１方向に延在する、
半導体装置。
続きを表示（約 1,200 文字）【請求項２】
前記最内周部と、前記最外周部と、前記第１直線部分と、前記第２直線部分とのそれぞれは、前記ドレイン領域を中心とする仮想の同心長円上に配置される、請求項１に記載の半導体装置。
【請求項３】
前記フィールドプレートは、前記最内周部、前記最外周部、前記第１直線部分、前記第２直線部分および前記第１接続部分から離間していると共に、前記第２方向に隣り合う第１曲線部分および第２曲線部分をさらに有し、
前記第１直線部分と前記第１曲線部分は、前記同心長円に含まれる第１仮想長円上に位置し、
前記第２直線部分と前記第２曲線部分は、前記同心長円に含まれる第２仮想長円上に位置する、請求項２に記載の半導体装置。
【請求項４】
前記第１曲線部分の幅と、前記第２曲線部分の幅とのそれぞれは、前記第２方向において前記第１直線部分および前記第２直線部分から遠ざかるほど大きい、請求項３に記載の半導体装置。
【請求項５】
前記フィールドプレートは、前記最内周部、前記最外周部、前記第１直線部分、前記第２直線部分および前記第１接続部分から離間していると共に、前記第２方向に隣り合う第３曲線部分および第４曲線部分をさらに有し、
前記第３曲線部分および前記第４曲線部分は、前記第２方向において、前記最内周部を挟んで前記第１曲線部分および前記第２曲線部分の反対側に位置し、
前記第３曲線部分は、前記第１仮想長円上に位置し、
前記第４曲線部分は、前記第２仮想長円上に位置する、請求項３または４に記載の半導体装置。
【請求項６】
前記第１接続部分は、前記第２方向における前記第１直線部分の一端に接続される、請求項１～４のいずれか一項に記載の半導体装置。
【請求項７】
前記最内周部は、前記第１方向において前記第１直線部分に隣り合う第３直線部分を有し、
前記フィールドプレートは、前記第１直線部分と前記第３直線部分とを接続する第２接続部分をさらに有し、
前記第２接続部分は、前記第２方向における前記第１直線部分の他端に接続される、請求項６に記載の半導体装置。
【請求項８】
前記最内周部と、前記最外周部との少なくとも一方は、平面視にて長円形状を有する、請求項１～４のいずれか一項に記載の半導体装置。
【請求項９】
前記最内周部と、前記最外周部との少なくとも一方は、互いに離間する直線部分および曲線部分を有し、
前記直線部分と前記曲線部分とは、前記フィールドプレート上に位置する導電部材を介して電気的に接続される、請求項１～４のいずれか一項に記載の半導体装置。
【請求項１０】
前記フィールドプレートは、ポリシリコンを含む、請求項１～４のいずれか一項に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
特許文献１には、ＪＦＥＴ（Junction Field Effect Transistor：接合型電界効果トランジスタ）を備える半導体装置が開示されている。この半導体装置は、ｐ型の半導体基板と、半導体基板上に形成されるｎ型の半導体層と、ｎ型の半導体領域の表面領域に形成されるｎ型のドレイン領域と、ドレイン領域と間隔を空けて半導体領域の表面領域に形成される複数のｎ型のソース領域と、ソース領域の間の半導体領域に形成されるｐ型のゲート領域と、ドレイン領域とソース領域との間の半導体領域上に配置され、ドレイン領域およびグランドに電気的に接続される平面視螺旋形状の抵抗性のフィールドプレートとを備えている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－２０８４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示の一側面に係る目的は、フィールドプレートの抵抗ばらつきを抑制可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本開示の一側面に係る半導体装置は、第１導電型を有する半導体基板と、前記半導体基板上に位置すると共に第２導電型を有する半導体層と、前記半導体層内に位置すると共に前記第２導電型を有するドレイン領域と、前記第２導電型を有するソース領域、および、前記ソース領域に電気的に接続されると共に前記第１導電型を有するゲート領域が設けられるソース／ゲート領域であって、前記ドレイン領域から離間すると共に前記ドレイン領域の周囲に位置する前記ソース／ゲート領域と、前記ドレイン領域と前記ソース／ゲート領域との間であって、前記半導体層上に位置する絶縁層と、前記絶縁層上に位置すると共に、電流経路を形成するフィールドプレートと、を備え、前記フィールドプレートは、前記ドレイン領域に電気的に接続される最内周部、グランドに電気的に接続される最外周部、前記最内周部と前記最外周部との間に位置すると共に平面視における第１方向に隣り合う第１直線部分および第２直線部分、ならびに、前記第１直線部分と前記第２直線部分とを接続する第１接続部分を有し、前記最内周部と、前記最外周部と、前記第１直線部分と、前記第２直線部分と、前記第１接続部分とは、前記電流経路の一部であり、前記第１直線部分と前記第２直線部分とのそれぞれは、平面視にて、前記第１方向に交差する第２方向に延在し、前記第１接続部分は、前記第１方向に延在する。
【０００６】
上記半導体装置は、フィールドプレートの抵抗ばらつきを抑制可能である。
【図面の簡単な説明】
【０００７】
図１は、実施形態に係る半導体装置のチップを示す平面図である。
図２は、図１に示されるＩＩ－ＩＩ線に沿った概略断面図である。
図３は、図２に示される一点鎖線ＩＩＩにより囲まれた部分の拡大図である。
図４は、図２に示されるＩＶ－ＩＶ線に沿った断面図である。
図５は、図４の要部拡大図である。
図６（ａ）は、図４の破線ＶＩａによって囲まれた部分の拡大図であり、図６（ｂ）は、図４の破線ＶＩｂによって囲まれた部分の拡大図である。
図７は、図４の要部拡大図である。
図８は、図７に示されるＶＩＩＩ－ＶＩＩＩ線に沿った概略断面図である。
図９は、図７に示されるＩＸ－ＩＸ線に沿った概略断面図である。
図１０は、比較例に係るＦＥＴ構造に含まれるフィールドプレートを示す概略平面図である。
図１１は、変形例に係るフィールドプレートを示す概略平面図である。
図１２は、最外周部の直線部分と曲線部分との電気的接続を説明するための模式断面図である。
【発明を実施するための形態】
【０００８】
以下では、本開示の実施形態を、添付図面を参照して詳細に説明する。以下の説明において、同一要素または同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。本明細書における「同一」およびそれに類似する単語は、「完全同一」のみに限定されない。また、図面は、実施形態を概念的に説明するためのものであるから、表される各構成要素の寸法やそれらの比は実際のものとは異なる場合もある。
【０００９】
図１は、実施形態に係る半導体装置のチップを示す平面図である。図１に示されるように、半導体装置１００は、直方体形状を有するシリコン製のチップ１０１（半導体チップ）を含む。チップ１０１は、一対の主面である第１主面１０２および第２主面１０３と、第１主面１０２および第２主面１０３を接続する第１側面１０４Ａ、第２側面１０４Ｂ、第３側面１０４Ｃ及び第４側面１０４Ｄを有している。以下では、平面視における第１側面１０４Ａ及び第２側面１０４Ｂの延在方向を第１方向Ｘとし、平面視における第３側面１０４Ｃ及び第４側面１０４Ｄの延在方向を第２方向Ｙとし、第１主面１０２および第２主面１０３の法線方向を第３方向Ｚとする。第２方向Ｙは、平面視にて第１方向Ｘに交差する方向であり、第３方向Ｚは、チップ１０１の厚さ方向に相当する。
【００１０】
第１主面１０２および第２主面１０３は、第３方向Ｚから見て四角形状に形成されているが、これに限られない。本実施形態では、第１主面１０２は上面であり、第２主面１０３は底面である。このため、第３方向Ｚにおいて第１主面１０２の近くに位置する構成は半導体装置１００の天面側（上方）に位置する構成に相当し、第３方向Ｚにおいて第２主面１０３の近くにある構成は半導体装置１００の底面側（下方）に位置する構成に相当する。
（【００１１】以降は省略されています）

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