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公開番号2024159473
公報種別公開特許公報(A)
公開日2024-11-08
出願番号2024008205
出願日2024-01-23
発明の名称半導体素子及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H01L 21/336 20060101AFI20241031BHJP(基本的電気素子)
要約【課題】信頼性及び電気的特性が向上された半導体素子を提供する。
【解決手段】本発明は半導体素子及びその製造方法に関し、さらに詳細には、活性領域を含む基板、前記活性領域上の活性パターン、前記活性パターン上のソース/ドレインパターン、前記ソース/ドレインパターンの上面から側壁に延びる活性コンタクトであり、前記ソース/ドレインパターンの側壁を覆う第1部分及び前記ソース/ドレインパターンの上面を覆う第2部分を含む活性コンタクト、前記ソース/ドレインパターンと前記第1部分との間に提供される第1層、及び前記第1部分を介して前記第1層と離隔される第2層を含み、前記第1層及び前記第2層の各々はシリサイド層を含むことができる。
【選択図】図8
特許請求の範囲【請求項１】
活性領域を含む基板と、
前記活性領域上の活性パターンと、
前記活性パターン上のソース／ドレインパターンと、
前記ソース／ドレインパターンの上面から側壁に延びる活性コンタクトであり、前記ソース／ドレインパターンの側壁を覆う第１部分及び前記ソース／ドレインパターンの上面を覆う第２部分を含む活性コンタクトと、
前記ソース／ドレインパターンと前記第１部分との間に提供される第１層と、
前記第１部分を介して前記第１層と離隔される第２層と、を含み、
前記第１層及び前記第２層の各々は、シリサイド層を含む半導体素子。
続きを表示（約 1,000 文字）【請求項２】
前記第１層は、前記ソース／ドレインパターンの上面及び両側壁を覆う第１シリコン層及び前記第１シリコン層上の第１シリサイド層を含む請求項１に記載の半導体素子。
【請求項３】
前記第２層は、前記第１部分の外側壁の上を覆う第２シリサイド層及び前記第２シリサイド層の上を覆う第２シリコン層を含む請求項１に記載の半導体素子。
【請求項４】
前記シリサイド層はチタニウム－シリサイド、タンタル－シリサイド、タングステン－シリサイド、ニッケル－シリサイド、及びコバルト－シリサイドの中で少なくとも１つを含む請求項１に記載の半導体素子。
【請求項５】
前記活性コンタクトは、導電パターン及び前記導電パターンを囲むバリアーパターンを含み、
前記バリアーパターンは、前記導電パターンと前記第１層との間及び前記導電パターンと前記第２層との間に提供される請求項１に記載の半導体素子。
【請求項６】
前記バリアーパターンは、前記シリサイド層の上面及び両側壁を覆う請求項５に記載の半導体素子。
【請求項７】
前記第２層の側壁上の停止膜をさらに含み、
前記停止膜は、ＳｉＮを含む請求項１に記載の半導体素子。
【請求項８】
前記シリサイド層は、前記活性コンタクトと近いほど、不純物の濃度が増加する請求項１に記載の半導体素子。
【請求項９】
前記第１シリコン層は、前記シリサイド層と近いほど、不純物の濃度が増加する請求項２に記載の半導体素子。
【請求項１０】
活性領域を含む基板と、
前記活性領域上の活性パターンと、
前記活性パターン上のソース／ドレインパターンと、
前記ソース／ドレインパターンに電気的に連結される活性コンタクトと、を含み、
前記ソース／ドレインパターンの側壁は、第１面及び第２面を含み、
前記第１面及び前記第２面は、互いに会って前記ソース／ドレインパターンの頂点を定義し、
前記活性コンタクトは、前記第１面を覆う第１拡張部及び前記第２面を覆う第２拡張部を含み、
前記第１拡張部は、第１勾配を有し、前記第１面に沿って延び、
前記第２拡張部は、第２勾配を有し、前記第２面に沿って延び、
前記第１勾配と前記第２勾配の中でいずれか１つは、正の勾配であり、他の１つは負の勾配である半導体素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に関し、より詳細には電界効果トランジスタを含む半導体素子及びその製造方法に関するものである。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
半導体素子はＭＯＳ電界効果トランジスタ（ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ）で構成された集積回路を含む。半導体素子のサイズ及びデザインルール（Ｄｅｓｉｇｎｒｕｌｅ）がだんだん縮小されるにつれ、ＭＯＳ電界効果トランジスタのサイズ縮小（ｓｃａｌｅｄｏｗｎ）もますます加速化されている。ＭＯＳ電界効果トランジスタのサイズ縮小に応じて半導体素子の動作特性が低下されてしまい得る。したがって、半導体素子の高集積化による限界を克服しながら、より優れた性能の半導体素子を形成するための様々な方法が研究されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許１１，３６２，１９４Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は信頼性及び電気的特性が向上された半導体素子を提供することにある。
【０００５】
本発明が解決しようとする他の課題は信頼性及び電気的特性が向上された半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の概念による半導体素子は、活性領域を含む基板、前記活性領域上の活性パターン、前記活性パターン上のソース／ドレインパターン、前記ソース／ドレインパターンの上面から側壁に延長される活性コンタクトであり、前記ソース／ドレインパターンの側壁を覆う第１部分及び前記ソース／ドレインパターンの上面を覆う第２部分を含む活性コンタクト、前記ソース／ドレインパターンと前記第１部分との間に提供される第１層、及び前記第１部分を介して前記第１層と離隔される第２層を含み、前記第１層及び前記第２層の各々はシリサイド層を含むことができる。
【０００７】
本発明の他の概念による半導体素子は、活性領域を含む基板、前記活性領域上の活性パターン、前記活性パターン上のソース／ドレインパターン、及び前記ソース／ドレインパターンに電気的に連結される活性コンタクトを含み、前記ソース／ドレインパターンの側壁は第１面及び第２面を含み、前記第１面及び前記第２面は互いに会って前記ソース／ドレインパターンの頂点を定義し、前記活性コンタクトは前記第１面を覆う第１拡張部及び前記第２面を覆う第２拡張部を含み、前記第１拡張部は第１勾配を有し、前記第１面に沿って延び、前記第２拡張部は第２勾配を有し、前記第２面に沿って延び、前記第１勾配と前記第２勾配の中でいずれか１つは正の勾配であり、他の１つは負の勾配であり得る。
【０００８】
本発明の他の概念による半導体素子の製造方法は、基板上に活性パターンを形成すること、前記活性パターン上のソース／ドレインパターンを形成すること、前記ソース／ドレインパターンの上面から側壁に延びる第１シリコン層、前記第１シリコン層上の犠牲膜層、前記犠牲膜層上の第２シリコン層を形成すること、前記第２シリコン層上の停止膜を形成すること、前記活性パターン上の第１層間絶縁膜及び前記第１層間絶縁膜上の第２層間絶縁膜を形成すること、前記第１及び第２層間絶縁膜をエッチングしてリセスホールを形成すること、前記リセスホールによって露出された前記停止膜の一部及び前記第２シリコン層の一部をエッチングして除去すること、前記リセスホールによって露出された前記犠牲膜層を除去すること、前記リセスホールによって露出された前記第１及び第２シリコン層を不純物でドーピングすること、前記リセスホールによって露出された前記第１及び第２シリコン層に金属物質を蒸着させてシリサイド層を形成すること、及び前記リセスホールの内部に活性コンタクトを形成することを含むことができる。
【発明の効果】
【０００９】
本発明による半導体素子は、活性コンタクトがソース／ドレインパターンの上面及び両側壁を覆うことができる。この時、ソース／ドレインパターンと活性コンタクトとの間の第１層、及び前記活性コンタクトを介してソース／ドレインパターンと離隔される第２層が形成されることができる。第１層及び第２層の各々はシリサイド層及びシリコン層を含むことができる。したがって、活性コンタクトとソース／ドレインパターンの接触面積が増加して活性コンタクトとソース／ドレインパターンとの間のコンタクト抵抗を減少させることができる。また、第１層と活性コンタクトの接触面に不純物をドーピングして前記コンタクト抵抗を減少させることができる。結果的に、本発明が適用された半導体素子は信頼性が向上され電気的特性が向上されることができる。
【図面の簡単な説明】
【００１０】
本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
本発明の実施形態による半導体素子を説明するための平面図である。
図４のＡ－Ａ’線に沿う断面図である。
図４のＢ－Ｂ’線に沿う断面図である。
図４のＣ－Ｃ’線に沿う断面図である。
図４のＤ－Ｄ’線に沿う断面図である。
図５ＡのＭ領域の実施形態を示した拡大図である。
図５ＢのＮ領域の実施形態を示した拡大図である。
図５ＣのＡ領域の実施形態を示した拡大図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の他の実施形態による図５ＣのＡ領域を示した拡大図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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