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公開番号2024159609
公報種別公開特許公報(A)
公開日2024-11-08
出願番号2024069066
出願日2024-04-22
発明の名称半導体メモリ素子及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H10B 10/00 20230101AFI20241031BHJP()
要約【課題】電気的特性及び集積度が向上された半導体メモリ素子を提供する。
【解決手段】本発明は半導体メモリ素子及びその製造方法に関し、より詳細には、第1面及び第1面に対向する第2面を含む基板、第1面上の下部活性領域、下部活性領域は下部ゲート電極及び下部ゲート電極から離隔された下部活性コンタクトを含み、下部活性領域上に積層された上部活性領域、上部活性領域は上部ゲート電極及び上部ゲート電極から離隔された上部活性コンタクトを含み、第1面上の第1金属層、及び第2面上の背面金属層を含む。背面金属層は下部ゲート電極と下部活性コンタクトを互いに電気的に連結する第1共有パッドを含み、第1金属層は上部ゲート電極と上部活性コンタクトを互いに電気的に連結する第2共有パッドを含む。
【選択図】図4
特許請求の範囲【請求項１】
第１面及び前記第１面に対向する第２面を含む基板と、
前記第１面上の下部活性領域と、
前記下部活性領域上に積層された上部活性領域と、
前記第１面上の第１金属層と、
前記第２面上の背面金属層と、を含み、
前記下部活性領域は、下部ゲート電極及び前記下部ゲート電極から離隔された下部活性コンタクトを含み、
前記上部活性領域は、上部ゲート電極及び前記上部ゲート電極から離隔された上部活性コンタクトを含み、
前記背面金属層は、前記下部ゲート電極と前記下部活性コンタクトを互いに電気的に連結する第１共有パッドを含み、
前記第１金属層は、前記上部ゲート電極と前記上部活性コンタクトを互いに電気的に連結する第２共有パッドを含む半導体メモリ素子。
続きを表示（約 970 文字）【請求項２】
前記第１共有パッドと前記第２共有パッドは、垂直に互いに重畳される請求項１に記載の半導体メモリ素子。
【請求項３】
前記第１共有パッドの面積は、前記第２共有パッドの面積と異なる請求項２に記載の半導体メモリ素子。
【請求項４】
前記第１共有パッドは、ＳＲＡＭセルの第１インバータ出力端として使用され、
前記第２共有パッドは、前記ＳＲＡＭセルの第２インバータ出力端として使用される請求項１に記載の半導体メモリ素子。
【請求項５】
前記背面金属層は、電源ラインをさらに含む請求項１に記載の半導体メモリ素子。
【請求項６】
前記第１金属層は、ビットラインをさらに含む請求項１に記載の半導体メモリ素子。
【請求項７】
前記下部ゲート電極と前記下部活性コンタクトとの間及び前記上部ゲート電極と前記上部活性コンタクトとの間に介在されたカッティング構造体をさらに含み、
平面視において、前記カッティング構造体は、一方向に延長されるライン形状である請求項１に記載の半導体メモリ素子。
【請求項８】
前記カッティング構造体は、前記下部活性領域及び前記上部活性領域を貫通する請求項７に記載の半導体メモリ素子。
【請求項９】
前記下部活性領域は、第１半導体パターン及び前記第１半導体パターン上の第２半導体パターンを含み、
前記下部ゲート電極は、前記第１及び第２半導体パターンを囲み、
前記上部活性領域は、第３半導体パターン及び前記第３半導体パターン上の第４半導体パターンを含み、
前記上部ゲート電極は、前記第３及び第４半導体パターンを囲む請求項１に記載の半導体メモリ素子。
【請求項１０】
前記下部活性領域は、第１プルアップトランジスタ及び第２プルアップトランジスタを含み、
前記上部活性領域は、第１プルダウントランジスタ及び第２プルダウントランジスタを含み、
前記第１プルダウントランジスタは、前記第１プルアップトランジスタ上に積層され、
前記第２プルダウントランジスタは、前記第２プルアップトランジスタ上に積層される請求項１に記載の半導体メモリ素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は半導体メモリ素子及びその製造方法に関し、より詳細にはＳＲＡＭセルを含む半導体メモリ素子及びその製造方法に関するものである。
続きを表示（約 3,500 文字）【背景技術】
【０００２】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分されることができる。電子産業が高度に発展することに連れ、半導体素子の特性に対する要求がますます増加されている。例えば、半導体素子に対する高信頼性、高速化、及び／又は多機能化等に対して要求がますます増加されている。このような要求特性を充足させるために半導体素子内構造はますます複雑になり、また、半導体素子はますます高集積化されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１１５３８８１４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は電気的特性及び集積度が向上された半導体メモリ素子を提供することにある。
【０００５】
本発明が解決しようとする他の課題は電気的特性及び集積度が向上された半導体メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の概念による半導体メモリ素子は、第１面及び前記第１面に対向する第２面を含む基板、前記第１面上の下部活性領域、前記下部活性領域は下部ゲート電極及び前記下部ゲート電極から離隔された下部活性コンタクトを含み、前記下部活性領域上に積層された上部活性領域、前記上部活性領域は上部ゲート電極及び前記上部ゲート電極から離隔された上部活性コンタクトを含み、前記第１面上の第１金属層、及び前記第２面上の背面金属層を含むことができる。前記背面金属層は前記下部ゲート電極と前記下部活性コンタクトを互いに電気的に連結する第１共有パッドを含み、前記第１金属層は前記上部ゲート電極と前記上部活性コンタクトを互いに電気的に連結する第２共有パッドを含むことができる。
【０００７】
本発明の他の概念による半導体メモリ素子は、基板の上のＳＲＡＭセルを含むことができる。前記ＳＲＡＭセルは、背面金属層、前記背面金属層上の下部活性領域、前記下部活性領域上の上部活性領域、及び前記上部活性領域上の第１金属層を含むことができる。前記下部活性領域は２Ｘ２に配列された４つのＰＭＯＳＦＥＴを含み、前記上部活性領域は２Ｘ２に配列された４つのＮＭＯＳＦＥＴを含み、前記下部活性領域は第１プルアップトランジスタ及び第２プルアップトランジスタを含み、前記上部活性領域は第１プルダウントランジスタ及び第２プルダウントランジスタを含み、前記第１プルダウントランジスタは前記第１プルアップトランジスタ上に積層され、前記第２プルダウントランジスタは前記第２プルアップトランジスタ上に積層されることができる。本発明のその他の概念による半導体メモリ素子は、第１面及び前記第１面に対向する第２面を含む基板、前記第１面上の下部活性領域、前記下部活性領域は下部チャンネルパターン及び下部ソース／ドレーンパターンを含み、前記下部活性領域上に積層された上部活性領域、前記上部活性領域は上部チャンネルパターン及び上部ソース／ドレーンパターンを含み、前記下部チャンネルパターン上の下部ゲート電極、前記上部チャンネルパターン上の上部ゲート電極、前記上部ゲート電極及び前記上部ソース／ドレーンパターン上の層間絶縁膜、前記基板を貫通して前記下部ソース／ドレーンパターンに電気的に連結される下部活性コンタクト、前記層間絶縁膜を貫通して前記上部ソース／ドレーンパターンに電気的に連結される上部活性コンタクト、前記基板の前記第２面上の背面金属層、前記背面金属層と前記下部活性コンタクトを互いに電気的に連結する下部ビア、前記層間絶縁膜上の第１金属層、前記第１金属層と前記上部活性コンタクトを互いに電気的に連結する上部ビア、及び前記下部ゲート電極、前記下部活性コンタクト、前記上部ゲート電極、及び前記上部活性コンタクトを貫通するカッティング構造体を含むことができる。
【発明の効果】
【０００８】
本発明によれば、ＳＲＡＭセルのノードは基板の背面と前面に各々提供された第１共有パッドと第２共有パッドを含むことができる。再び言えば、ＳＲＡＭセルの第１ノードと第２ノードが各々基板の背面と前面に分かれて配置されることによって、セル面積を減少させることができる。また、本発明のＳＲＡＭセルは２Ｘ２に配列された下部トランジスタと２Ｘ２に配列された上部トランジスタの積層構造を有することによって、セル面積を減少させ、素子の集積度を向上させることができる。
【０００９】
本発明のＳＲＡＭセルの電源ライン及び接地ラインは背面配線層に提供されることができる。したがって、ＢＥＯＬ層の混雑度を低減し、ＢＥＯＬ層内の配線のサイズを増加させて、ＢＥＯＬ層内の抵抗を減少させることができる。結果的に、本発明による半導体メモリ素子の電気的特性が向上されることができる。
【図面の簡単な説明】
【００１０】
本発明の実施形態によるＳＲＡＭセルの等価回路図である。
本発明の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。
本発明の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。
図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。
図２Ａ及び図２ＢのＢ－Ｂ’線に沿う断面図である。
図２Ａ及び図２ＢのＣ－Ｃ’線に沿う断面図である。
本発明の実施形態による第１ビットセルを構成する層を簡略に示した斜視図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための面図であって、図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための面図であって、図２Ａ及び図２ＢのＣ－Ｃ’線に沿う断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための面図であって、図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための面図であって、図２Ａ及び図２ＢのＣ－Ｃ’線に沿う断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための面図であって、図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための面図であって、図２Ａ及び図２ＢのＢ－Ｂ’線に沿う断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための面図であって、図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための面図であって、図２Ａ及び図２ＢのＢ－Ｂ’線に沿う断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための面図であって、図２Ａ及び図２ＢのＣ－Ｃ’線に沿う断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための面図であって、図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための面図であって、図２Ａ及び図２ＢのＢ－Ｂ’線に沿う断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための面図であって、図２Ａ及び図２ＢのＣ－Ｃ’線に沿う断面図である。
本発明の他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。
本発明の他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。
本発明のその他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。
本発明のその他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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