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公開番号2024129582
公報種別公開特許公報(A)
公開日2024-09-27
出願番号2023038893
出願日2023-03-13
発明の名称半導体装置、半導体装置の製造方法およびチップセットの提供方法
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類H01L 23/34 20060101AFI20240919BHJP(基本的電気素子)
要約【課題】半導体装置の製造コストを低減する。
【解決手段】本開示の半導体装置は、第1パワートランジスタおよび温度検知ダイオードのそれぞれを含む第1半導体チップと、第2パワートランジスタを含むが、温度検知ダイオードを含まない第2半導体チップと、を有する。
【選択図】図2
特許請求の範囲【請求項１】
第１パワートランジスタおよび温度検知ダイオードのそれぞれを含む第１半導体チップと、
第２パワートランジスタを含むが、温度検知ダイオードを含まない第２半導体チップと、
を有する、半導体装置。
続きを表示（約 3,900 文字）【請求項２】
請求項１に記載の半導体装置において、
前記半導体装置は、ハーフブリッジ回路の構成要素であり、
前記第１パワートランジスタは、前記ハーフブリッジ回路を構成するハイサイドトランジスタおよびローサイドトランジスタのうちの一方であり、
前記第２パワートランジスタは、前記ハーフブリッジ回路を構成する前記ハイサイドトランジスタおよび前記ローサイドトランジスタのうちの他方である、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記半導体装置は、さらに、
第３パワートランジスタを含み、温度検知ダイオードを含まない第３半導体チップと、
第４パワートランジスタを含み、温度検知ダイオードを含まない第４半導体チップと、
を有し、
前記第１パワートランジスタおよび前記第３パワートランジスタのそれぞれは、前記ハーフブリッジ回路の前記ローサイドトランジスタを構成し、
前記第２パワートランジスタおよび前記第４パワートランジスタのそれぞれは、前記ハーフブリッジ回路の前記ハイサイドトランジスタを構成し、
前記第１パワートランジスタは、前記第２パワートランジスタと直列接続され、
前記第３パワートランジスタは、前記第４パワートランジスタと直列接続され、
前記第１パワートランジスタは、前記第３パワートランジスタと並列接続され、
前記第２パワートランジスタは、前記第４パワートランジスタと並列接続されている、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記半導体装置は、さらに、
第１チップ搭載部と、
平面視において、前記第１チップ搭載部と離間するように前記第１チップ搭載部の隣に配置された第２チップ搭載部と、
を有し、
前記第１半導体チップおよび前記第３半導体チップは、前記第１チップ搭載部上に搭載され、
前記第２半導体チップおよび前記第４半導体チップは、前記第２チップ搭載部上に搭載され、
前記第２半導体チップは、第１板状部材を介して前記第１チップ搭載部と電気的に接続され、
前記第４半導体チップは、第２板状部材を介して前記第１チップ搭載部と電気的に接続され、
前記第１半導体チップは、平面視において、前記第１板状部材が接続された前記第１チップ搭載部の第１部分と前記第２板状部材が接続された前記第１チップ搭載部の第２部分との間に配置されている、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記半導体装置は、さらに、
平面視において、前記第１チップ搭載部と前記第２チップ搭載部との間に配置された導体パターン部と、
を有し、
前記第１半導体チップは、第３板状部材を介して前記導体パターン部と電気的に接続され、
前記第３半導体チップは、第４板状部材を介して前記導体パターン部と電気的に接続され、
前記第１板状部材は、前記導体パターン部と物理的に接触しないよう、前記第２半導体チップと前記第１チップ搭載部とに跨っており、
前記第２板状部材は、前記導体パターン部と物理的に接触しないよう、前記第４半導体チップと前記第１チップ搭載部とに跨っており、
前記第３板状部材は、平面視において、前記第１板状部材と前記第２板状部材との間に配置され、
前記第２板状部材は、平面視において、前記第３板状部材と前記第４板状部材との間に配置されている、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記半導体装置は、さらに、
前記第１チップ搭載部と一体的に形成された第１幅広リードと、
前記第１チップ搭載部と一体的に形成された第２幅広リードと、
前記第２チップ搭載部と一体的に形成された第３幅広リードと、
前記第２チップ搭載部と一体的に形成された第４幅広リードと、
前記第１チップ搭載部および前記第２チップ搭載部のそれぞれとは離間するように配置された複数のリードと、
を有し、
前記第１チップ搭載部および前記第２チップ搭載部のそれぞれは、平面視において、第１方向に延在し、
前記第２チップ搭載部は、前記第１方向と交差する第２方向において、前記第１チップ搭載部の隣に配置され、
前記第１幅広リードは、前記第２方向において、前記第１半導体チップの隣に配置され、
前記第２幅広リードは、前記第２方向において、前記第３半導体チップの隣に配置され、
前記第３幅広リードは、前記第２方向において、前記第２半導体チップの隣に配置され、
前記第４幅広リードは、前記第２方向において、前記第４半導体チップの隣に配置され、
前記第１幅広リード、前記第２幅広リード、前記第３幅広リードおよび前記第４幅広リードのそれぞれの幅は、前記複数のリードのそれぞれの幅よりも大きい、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１半導体チップおよび前記第２半導体チップのそれぞれは、
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第１パッドと、
前記第２絶縁膜上に形成された第２パッドと、
前記第２絶縁膜上に形成された保護膜と、
を有し、
前記第１半導体チップは、さらに、
第１導電型の第１不純物領域および第２導電型の第２不純物領域を有し、前記第１絶縁膜上に形成され、かつ、前記温度検知ダイオードの構成要素である半導体層と、
前記第２絶縁膜に形成され、前記第１パッドと前記半導体層とを互いに、かつ、電気的に接続する第１ビアと、
前記第２絶縁膜に形成され、前記第２パッドと前記半導体層とを互いに、かつ、電気的に接続する第２ビアと、
を有し、
前記第１ビアは、前記第１不純物領域において前記半導体層と接続され、
前記第２ビアは、前記第２不純物領域において前記半導体層と接続され、
前記第１半導体チップにおいて、前記第１パッドは前記保護膜の第１開口部内において露出し、かつ、前記第２パッドは前記保護膜の第２開口部内において露出し、
前記第２半導体チップにおいて、前記第１パッドおよび前記第２パッドのそれぞれは、前記保護膜から露出しないように前記保護膜で覆われている、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記半導体層は、ポリシリコン膜であり、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型である、半導体装置。
【請求項９】
（ａ）第１チップ搭載部および第２チップ搭載部を含むリードフレームを準備する工程と、
（ｂ）第１パワートランジスタおよび温度検知ダイオードのそれぞれを含む第１半導体チップと、第２パワートランジスタを含むが、温度検知ダイオードを含まない第２半導体チップと、を準備する工程と、
（ｃ）前記第１チップ搭載部上に前記第１半導体チップを搭載し、かつ、前記第２チップ搭載部上に前記第２半導体チップを搭載する工程と、
を備える、半導体装置の製造方法。
【請求項１０】
（ａ）第１パワートランジスタおよび温度検知ダイオードのそれぞれを含む第１半導体チップと、第２パワートランジスタを含むが、温度検知ダイオードを含まない第２半導体チップと、を準備する工程と、
（ｂ）前記第１半導体チップおよび前記第２半導体チップを提供する工程と、
を備え、
前記第１半導体チップおよび前記第２半導体チップのそれぞれは、
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第１パッドと、
前記第２絶縁膜上に形成された第２パッドと、
前記第２絶縁膜上に形成された保護膜と、
を有し、
前記第１半導体チップは、さらに、
第１導電型の第１不純物領域および第２導電型の第２不純物領域を有し、前記第１絶縁膜上に形成され、かつ、前記温度検知ダイオードの構成要素である半導体層と、
前記第２絶縁膜に形成され、前記第１パッドと前記半導体層とを互いに、かつ、電気的に接続する第１ビアと、
前記第２絶縁膜に形成され、前記第２パッドと前記半導体層とを互いに、かつ、電気的に接続する第２ビアと、
を有し、
前記第１ビアは、前記第１不純物領域において前記半導体層と接続され、
前記第２ビアは、前記第２不純物領域において前記半導体層と接続され、
前記第１半導体チップにおいて、前記第１パッドは前記保護膜の第１開口部内において露出し、かつ、前記第２パッドは前記保護膜の第２開口部内において露出し、
前記第２半導体チップにおいて、前記第１パッドおよび前記第２パッドのそれぞれは、前記保護膜から露出しないように前記保護膜で覆われている、チップセットの提供方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造技術およびチップセットの提供技術に関し、例えば、パワートランジスタをそれぞれ有する複数の半導体チップを備える半導体装置、半導体装置の製造技術およびチップセットの提供技術に適用して有効な技術に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
特開２０１５－２２２９号公報（特許文献１）には、パワートランジスタおよび温度検知ダイオードを含む半導体チップを備える半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－２２２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者は、パワートランジスタおよび温度検知ダイオードを含む半導体チップを複数備える半導体装置の製造や設計に従事している。近年、上述した半導体装置の低コスト化が要求されており、この要求に対応するため、本発明者は、半導体装置の低コスト化を実現するための検討を続けている。すなわち、パワートランジスタおよび温度検知ダイオードを含む半導体チップを複数備える半導体装置を製造するにあたっては、市場のニーズに対応する観点から、半導体装置の低コスト化を実現するための工夫が望まれている。
【課題を解決するための手段】
【０００５】
一実施の形態における半導体装置は、第１パワートランジスタおよび温度検知ダイオードのそれぞれを含む第１半導体チップと、第２パワートランジスタを含むが、温度検知ダイオードを含まない第２半導体チップと、を有する。
【０００６】
一実施の形態における半導体装置の製造方法は、第１パワートランジスタおよび温度検知ダイオードのそれぞれを含む第１半導体チップを第１チップ搭載部上に搭載し、かつ、第２パワートランジスタを含むが、温度検知ダイオードを含まない第２半導体チップを第２チップ搭載部上に搭載する工程を備える。
【０００７】
一実施の形態におけるチップセットの提供方法は、第１パワートランジスタおよび温度検知ダイオードのそれぞれを含む第１半導体チップと、第２パワートランジスタを含むが、温度検知ダイオードを含まない第２半導体チップを提供する工程を備える。
【０００８】
ここで、第１半導体チップにおいて、第１パッドは保護膜の第１開口部内において露出し、かつ、第２パッドは保護膜の第２開口部内において露出している。一方、第２半導体チップにおいて、第１パッドおよび第２パッドのそれぞれは、保護膜から露出しないように保護膜で覆われている。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の製造コストを低減することができる。
【図面の簡単な説明】
【００１０】
（ａ）は、第１パワートランジスタおよび温度検知ダイオードを模式的に示す回路記号であり、（ｂ）は、第２パワートランジスタ、第３パワートランジスタおよび第４パワートランジスタのそれぞれを模式的に示す回路記号である。
改良されたハーフブリッジ回路に基本思想を適用した構成を示す図である。
図２に示す改良されたハーフブリッジ回路であって基本思想を適用したハーフブリッジ回路を具現化した半導体装置の実装構成を示す模式図である。
複数の半導体チップのそれぞれに設けられているパワートランジスタを動作させることにより発生する熱の流れを模式的に示す図である。
変形例１における半導体装置の実装構成を示す図である。
変形例２における半導体装置の実装構成を示す図である。
具現化態様における半導体装置の製造工程を示す図である。
図７に続く半導体装置の製造工程を示す図である。
図８に続く半導体装置の製造工程を示す図である。
図９に続く半導体装置の製造工程を示す図である。
図１０に続く半導体装置の製造工程を示す図である。
図１１に続く半導体装置の製造工程を示す図である。
（ａ）は、内蔵チップである第１半導体チップの平面レイアウトを示す図であり、（ｂ）は、非内蔵チップである第２半導体チップの平面レイアウトを示す図である。
（ａ）は、図１３（ａ）のＡ－Ａ線で切断した断面図であり、（ｂ）は、図１３（ｂ）のＢ－Ｂ線で切断した断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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