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公開番号2024125235
公報種別公開特許公報(A)
公開日2024-09-13
出願番号2024108085,2024513164
出願日2024-07-04,2023-09-11
発明の名称半導体装置および実装基板
出願人ヌヴォトンテクノロジージャパン株式会社
代理人個人,個人,個人
主分類H01L 21/60 20060101AFI20240906BHJP(基本的電気素子)
要約【課題】半導体装置を実装する実装基板の省スペース化を実現する。
【解決手段】チップサイズパッケージ型の半導体装置1は、半導体層40と、半導体層40内に形成された縦型MOSトランジスタ10と、保護膜35と、縦型MOSトランジスタ10のソース電極13に接続された第1の配線電極12と、縦型MOSトランジスタ10のゲート電極19に接続された第2の配線電極52とを備え、半導体層40の平面視における第1の配線電極12の外周部分に、ソース電極13と保護膜35と第1の配線電極12とがこの順に積層された、半導体装置1の上方に突出する第1の外周構造101が形成され、半導体層40の平面視における第2の配線電極52の外周部分に、ゲート電極19と保護膜35と第2の配線電極52とがこの順に積層された、半導体装置1の上方に突出する第2の外周構造102が形成される。
【選択図】図2
特許請求の範囲【請求項１】
チップサイズパッケージ型の半導体装置であって、
半導体層と、
前記半導体層内に形成された縦型ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、
前記縦型ＭＯＳトランジスタの上面を被覆する保護膜であって、前記縦型ＭＯＳトランジスタのソース電極を前記保護膜の外部に露出させる第１の開口部と、前記縦型ＭＯＳトランジスタのゲート電極を前記保護膜の外部に露出させる第２の開口部と、を有する前記保護膜と、
銅を主成分とし、前記第１の開口部における前記ソース電極の、前記保護膜の外部への露出部分を隙間なく被覆する、前記ソース電極に接続された第１の配線電極と、
銅を主成分とし、前記第２の開口部における前記ゲート電極の、前記保護膜の外部への露出部分を隙間なく被覆する、前記ゲート電極に接続された第２の配線電極と、を備え、
前記半導体層の平面視において、前記半導体装置は矩形であり、
前記第１の開口部は、外周の全長が前記保護膜で閉じており、
前記第２の開口部は、外周の全長が前記保護膜で閉じており、
前記第１の配線電極の、前記半導体層の平面視における外周部分に、前記ソース電極と前記保護膜と前記第１の配線電極とがこの順で積層された第１の外周構造が形成され、
前記第１の外周構造の最上層は、前記第１の配線電極であり、
前記第２の配線電極の、前記半導体層の平面視における外周部分に、前記ゲート電極と前記保護膜と前記第２の配線電極とがこの順で積層された第２の外周構造が形成され、
前記第２の外周構造の最上層は、前記第２の配線電極であり、
前記第１の配線電極の上面である第１の配線電極露出部は、前記半導体装置の外部に露出し、
前記第２の配線電極の上面である第２の配線電極露出部は、前記半導体装置の外部に露出し、
前記第１の外周構造は、前記第１の配線電極露出部のうちの、前記第１の外周構造に含まれない部分の上面よりも上方に突出し、
前記第２の外周構造は、前記第２の配線電極露出部のうちの、前記第２の外周構造に含まれない部分の上面よりも上方に突出し、
前記半導体装置の最上方位置は、前記第１の外周構造または／および前記第２の外周構造に存在し、
前記半導体層の平面視において、前記第１の配線電極露出部の面積は、前記第１の開口部の面積よりも大きく、
前記半導体層の平面視において、前記第２の配線電極露出部の面積は、前記第２の開口部の面積よりも大きく、
さらに、前記半導体層の下面に接触して形成された金属層を備え、
前記金属層の厚さは、前記第１の配線電極の最大の厚さよりも厚く、
前記第１の配線電極は、前記半導体層の平面視における外周部分に、前記半導体層の断面視において、前記第１の配線電極の外側に向かって逆テーパ形状となる壁面を有し、
前記壁面は、前記保護膜と接触しない
半導体装置。
続きを表示（約 2,600 文字）【請求項２】
前記保護膜は、前記半導体層の平面視における前記第１の開口部の周囲の部分に、前記断面視において、前記第１の開口部に向かってテーパ形状となるテーパ形状領域を有し、
前記半導体層の平面視において、前記壁面は、前記テーパ形状領域の内部に位置する
請求項１に記載の半導体装置。
【請求項３】
チップサイズパッケージ型の半導体装置であって、
半導体層と、
前記半導体層内に形成された縦型ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、
前記縦型ＭＯＳトランジスタの上面を被覆する保護膜であって、前記縦型ＭＯＳトランジスタのソース電極を前記保護膜の外部に露出させる第１の開口部と、前記縦型ＭＯＳトランジスタのゲート電極を前記保護膜の外部に露出させる第２の開口部と、を有する前記保護膜と、
銅を主成分とし、前記第１の開口部における前記ソース電極の、前記保護膜の外部への露出部分を隙間なく被覆する、前記ソース電極に接続された第１の配線電極と、
銅を主成分とし、前記第２の開口部における前記ゲート電極の、前記保護膜の外部への露出部分を隙間なく被覆する、前記ゲート電極に接続された第２の配線電極と、を備え、
前記半導体層の平面視において、前記半導体装置は矩形であり、
前記第１の開口部は、外周の全長が前記保護膜で閉じており、
前記第２の開口部は、外周の全長が前記保護膜で閉じており、
前記保護膜は、第１の保護膜層と、前記第１の保護膜層よりも上方に位置する第２の保護膜層とを含む複数の保護膜層からなる多層構造であり、
前記第１の配線電極の、前記半導体層の平面視における外周部分に、前記ソース電極と前記第１の保護膜層と前記第１の配線電極と前記第２の保護膜層とがこの順で積層された第１の外周構造が形成され、
前記第１の外周構造の最上層は、前記第２の保護膜層であり、
前記第２の配線電極の、前記半導体層の平面視における外周部分に、前記ゲート電極と前記第１の保護膜層と前記第２の配線電極と前記第２の保護膜層とがこの順で積層された第２の外周構造が形成され、
前記第２の外周構造の最上層は、前記第２の保護膜層であり、
前記第１の配線電極の上面のうちの、前記第１の外周構造に含まれない部分である第１の配線電極露出部は、前記半導体装置の外部に露出し、
前記第２の配線電極の上面のうちの、前記第２の外周構造に含まれない部分である第２の配線電極露出部は、前記半導体装置の外部に露出し、
前記第１の外周構造は、前記第１の配線電極露出部の上面よりも上方に突出し、
前記第２の外周構造は、前記第２の配線電極露出部の上面よりも上方に突出し、
前記半導体装置の最上方位置は、前記第１の外周構造または／および前記第２の外周構造に存在し、
前記第１の外周構造における前記第１の配線電極の厚さを第１の厚さとし、前記第１の外周構造における前記第２の保護膜層の厚さを第２の厚さとすると、前記第２の厚さは前記第１の厚さ以下であり、
前記第１の配線電極は、前記半導体層の平面視における外周部分に、前記半導体層の断面視において、前記第１の配線電極の外側に向かって逆テーパ形状となる壁面を有する
半導体装置。
【請求項４】
前記半導体層の平面視において、前記壁面は、前記第１の配線電極の外周に沿って当該外周の全長に形成されている
請求項１または請求項３に記載の半導体装置。
【請求項５】
前記半導体装置の平面視において、前記半導体装置は、長手方向を有する長方形であり、
前記半導体層の平面視において、前記壁面は、前記第１の配線電極の外周のうちの、前記長手方向と直交する位置を少なくとも含む部分に形成されている
請求項１または請求項３に記載の半導体装置。
【請求項６】
前記第１の開口部は複数であり、
前記第１の配線電極は、前記複数の第１の開口部と１対１で対応する、前記複数の第１の開口部と同数の複数である
請求項１または請求項３に記載の半導体装置。
【請求項７】
前記半導体層の平面視において、前記複数の第１の配線電極のそれぞれにおける前記第１の配線電極露出部の面積は、前記複数の第１の開口部のうちの、当該第１の配線電極に１対１で対応する第１の開口部の面積よりも大きい
請求項６に記載の半導体装置。
【請求項８】
前記半導体層の平面視における前記ソース電極の面積をＭ１とし、前記半導体層の平面視における前記第１の開口部の面積をＳ１とする場合において、
Ｓ１／Ｍ１により示される、前記半導体層の平面視における前記ソース電極の面積に対する前記半導体層の平面視における前記第１の開口部の面積の占有率である第１の占有率は、０．５以上１．０未満である
請求項１または請求項３に記載の半導体装置。
【請求項９】
前記第１の開口部は複数であり、
前記第１の配線電極は、前記複数の第１の開口部と１対１で対応する、前記複数の第１の開口部と同数の複数であり、
前記半導体層の平面視における前記ソース電極の面積をＭ１とし、前記半導体層の平面視における前記複数の第１の開口部の合計面積をＳ１とする場合において、
Ｓ１／Ｍ１により示される、前記半導体層の平面視における前記ソース電極の面積に対する、前記半導体層の平面視における前記複数の第１の開口部の合計面積の占有率である第１の占有率は、０．５以上１．０未満である
請求項１または請求項３に記載の半導体装置。
【請求項１０】
前記第１の占有率は、０．９以上１．０未満であり、
前記半導体層の平面視における前記第１の配線電極露出部の面積をＰ１とする場合において、
Ｐ１／Ｍ１により示される、前記半導体層の平面視における前記ソース電極の面積に対する前記半導体層の平面視における前記第１の配線電極露出部の面積の占有率である第２の占有率は、０．９以上１．１以下である
請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置、および、半導体装置を実装する実装基板に関する。
続きを表示（約 3,900 文字）【背景技術】
【０００２】
従来、半導体装置が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１６９５７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、半導体装置を実装する実装基板の省スペース化を実現するために、半導体装置を実装基板内部に埋め込んで実装する実装方法が提案されている。
【０００５】
そこで、本開示は、実装基板に埋め込んで実装される実装方法に適した構造を有する半導体装置等を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一態様に係る半導体装置は、チップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層内に形成された縦型ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記縦型ＭＯＳトランジスタの上面を被覆する保護膜であって、前記縦型ＭＯＳトランジスタのソース電極を前記保護膜の外部に露出させる第１の開口部と、前記縦型ＭＯＳトランジスタのゲート電極を前記保護膜の外部に露出させる第２の開口部と、を有する前記保護膜と、銅を主成分とし、前記第１の開口部における前記ソース電極の、前記保護膜の外部への露出部分を隙間なく被覆する、前記ソース電極に接続された第１の配線電極と、銅を主成分とし、前記第２の開口部における前記ゲート電極の、前記保護膜の外部への露出部分を隙間なく被覆する、前記ゲート電極に接続された第２の配線電極と、を備え、前記半導体層の平面視において、前記半導体装置は矩形であり、前記第１の開口部は、外周の全長が前記保護膜で閉じており、前記第２の開口部は、外周の全長が前記保護膜で閉じており、前記第１の配線電極の、前記半導体層の平面視における外周部分に、前記ソース電極と前記保護膜と前記第１の配線電極とがこの順で積層された第１の外周構造が形成され、前記第１の外周構造の最上層は、前記第１の配線電極であり、前記第２の配線電極の、前記半導体層の平面視における外周部分に、前記ゲート電極と前記保護膜と前記第２の配線電極とがこの順で積層された第２の外周構造が形成され、前記第２の外周構造の最上層は、前記第２の配線電極であり、前記第１の配線電極の上面である第１の配線電極露出部は、前記半導体装置の外部に露出し、前記第２の配線電極の上面である第２の配線電極露出部は、前記半導体装置の外部に露出し、前記第１の外周構造は、前記第１の配線電極露出部のうちの、前記第１の外周構造に含まれない部分の上面よりも上方に突出し、前記第２の外周構造は、前記第２の配線電極露出部のうちの、前記第２の外周構造に含まれない部分の上面よりも上方に突出し、前記半導体装置の最上方位置は、前記第１の外周構造または／および前記第２の外周構造に存在し、前記半導体層の平面視において、前記第１の配線電極露出部の面積は、前記第１の開口部の面積よりも大きく、前記半導体層の平面視において、前記第２の配線電極露出部の面積は、前記第２の開口部の面積よりも大きく、さらに、前記半導体層の下面に接触して形成された金属層を備え、前記金属層の厚さは、前記第１の配線電極の最大の厚さよりも厚く、前記第１の配線電極は、前記半導体層の平面視における外周部分に、前記半導体層の断面視において、前記第１の配線電極の外側に向かって逆テーパ形状となる壁面を有し、前記壁面は、前記保護膜と接触しない。
【０００７】
本開示の一態様に係る半導体装置は、チップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層内に形成された縦型ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記縦型ＭＯＳトランジスタの上面を被覆する保護膜であって、前記縦型ＭＯＳトランジスタのソース電極を前記保護膜の外部に露出させる第１の開口部と、前記縦型ＭＯＳトランジスタのゲート電極を前記保護膜の外部に露出させる第２の開口部と、を有する前記保護膜と、銅を主成分とし、前記第１の開口部における前記ソース電極の、前記保護膜の外部への露出部分を隙間なく被覆する、前記ソース電極に接続された第１の配線電極と、銅を主成分とし、前記第２の開口部における前記ゲート電極の、前記保護膜の外部への露出部分を隙間なく被覆する、前記ゲート電極に接続された第２の配線電極と、を備え、前記半導体層の平面視において、前記半導体装置は矩形であり、前記第１の開口部は、外周の全長が前記保護膜で閉じており、前記第２の開口部は、外周の全長が前記保護膜で閉じており、前記保護膜は、第１の保護膜層と、前記第１の保護膜層よりも上方に位置する第２の保護膜層とを含む複数の保護膜層からなる多層構造であり、前記第１の配線電極の、前記半導体層の平面視における外周部分に、前記ソース電極と前記第１の保護膜層と前記第１の配線電極と前記第２の保護膜層とがこの順で積層された第１の外周構造が形成され、前記第１の外周構造の最上層は、前記第２の保護膜層であり、前記第２の配線電極の、前記半導体層の平面視における外周部分に、前記ゲート電極と前記第１の保護膜層と前記第２の配線電極と前記第２の保護膜層とがこの順で積層された第２の外周構造が形成され、前記第２の外周構造の最上層は、前記第２の保護膜層であり、前記第１の配線電極の上面のうちの、前記第１の外周構造に含まれない部分である第１の配線電極露出部は、前記半導体装置の外部に露出し、前記第２の配線電極の上面のうちの、前記第２の外周構造に含まれない部分である第２の配線電極露出部は、前記半導体装置の外部に露出し、前記第１の外周構造は、前記第１の配線電極露出部の上面よりも上方に突出し、前記第２の外周構造は、前記第２の配線電極露出部の上面よりも上方に突出し、前記半導体装置の最上方位置は、前記第１の外周構造または／および前記第２の外周構造に存在し、前記第１の外周構造における前記第１の配線電極の厚さを第１の厚さとし、前記第１の外周構造における前記第２の保護膜層の厚さを第２の厚さとすると、前記第２の厚さは前記第１の厚さ以下であり、前記第１の配線電極は、前記半導体層の平面視における外周部分に、前記半導体層の断面視において、前記第１の配線電極の外側に向かって逆テーパ形状となる壁面を有する。
【０００８】
本開示の一態様に係る実装基板は、第１の配線層と、層間絶縁層と、第２の配線層とがこの順で積層された実装基板であって、前記層間絶縁層内にフェイスアップで実装された上記半導体装置と、前記第２の配線層に形成された第１の配線と、前記第１の配線と前記第１の配線電極の上面とを接続する、前記実装基板に直交する方向に延伸する１以上の第１の接続配線であって、前記第１の配線電極の上面とは、前記第１の配線電極の上面のうち、前記半導体層の平面視において、前記第１の外周構造に重ならない部分において接続する前記１以上の第１の接続配線と、を備える。
【発明の効果】
【０００９】
本開示の一態様に係る半導体装置等によると、実装基板に埋め込んで実装される実装方法に適した構造を有する半導体装置等が提供される。
【図面の簡単な説明】
【００１０】
図１は、実施の形態１に係る半導体装置の構造の一例を示す平面図である。
図２は、実施の形態１に係る半導体装置の構造の一例を示す断面図である。
図３は、実施の形態１に係る半導体装置の構造の一例を示す断面図である。
図４は、実施の形態１に係る半導体装置の上面の一部を、斜め上方から撮像した撮像画像である。
図５は、実施の形態１に係る第１の外周構造の構造を示す拡大断面図である。
図６は、実施の形態１に係る半導体装置の耐性と、実施の形態１に係る半導体装置の形状およびＳｉ厚との関係を示す模式図である。
図７は、熱処理工程により、実施の形態１に係る半導体装置が変形する様子の一例を模式的に示す、実施の形態１に係る半導体装置および第１の外周構造の断面図である。
図８は、実施の形態１に係る半導体装置の構造の一例を示す平面図である。
図９は、実施の形態１に係る半導体装置の構造の一例を示す断面図である。
図１０は、実施の形態１に係る半導体装置の構造の一例を示す平面図である。
図１１は、実施の形態１に係る半導体装置の構造の一例を示す断面図である。
図１２は、実施の形態１に係る半導体装置の構造の一例を示す平面図である。
図１３は、実施の形態２に係る半導体装置の構造の一例を示す平面図である。
図１４は、実施の形態２に係る半導体装置の構造の一例を示す断面図である。
図１５は、実施の形態２に係る第１の外周構造の構造を示す拡大断面図である。
図１６は、実施の形態３に係る実装基板の構造の一例を示す平面図である。
図１７は、実施の形態３に係る実装基板の構造の一例を示す断面図である。
図１８は、実施の形態３に係る実装基板の構造の一例を示す拡大平面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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