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公開番号2024116087
公報種別公開特許公報(A)
公開日2024-08-27
出願番号2024017163
出願日2024-02-07
発明の名称集積回路装置
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 21/336 20060101AFI20240820BHJP(基本的電気素子)
要約【課題】コンタクト抵抗を減少させうる集積回路装置及びその製造方法を提供する。
【解決手段】本発明の集積回路装置は、基板上に配置されたゲートスタックと、ゲートスタックの両側壁上に配置されたスペーサと、ゲートスタックの両側で基板の上側(upper portion)に配置されたソース/ドレイン領域と、ソース/ドレイン領域上に配置されたカバー半導体層と、ゲートスタックの側壁を取り囲み、カバー半導体層上に配置された層間絶縁膜と、層間絶縁膜及びカバー半導体層を貫通するコンタクトホール内に配置されたコンタクトであって、カバー半導体層及びソース/ドレイン領域と接触する底部を有するコンタクトを含む。
【選択図】図3

特許請求の範囲【請求項１】
基板上に配置されたゲートスタックと、
前記ゲートスタックの第１及び第２側壁上に配置されたスペーサと、
前記ゲートスタックの第１及び第２側で前記基板の上側（ｕｐｐｅｒｐｏｒｔｉｏｎ）に配置されたソース／ドレイン領域と、
前記ソース／ドレイン領域上に配置されたカバー半導体層と、
前記ゲートスタックの側壁を取り囲み、前記カバー半導体層上に配置された層間絶縁膜と、
前記層間絶縁膜及び前記カバー半導体層を貫通するコンタクトホール内に配置されたコンタクトであって、前記カバー半導体層及び前記ソース／ドレイン領域と接触する底部を有する前記コンタクトと、を含むことを特徴とする集積回路装置。
続きを表示（約 1,000 文字）【請求項２】
前記カバー半導体層は、シリコンゲルマニウム（ＳｉＧｅ）を含み、
前記ソース／ドレイン領域は、不純物がドーピングされたシリコンを含むことを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記コンタクトの底面は、前記カバー半導体層の底面よりもさらに低いレベルに配置されることを特徴とする請求項１に記載の集積回路装置。
【請求項４】
前記カバー半導体層の上面が前記層間絶縁膜によってカバーされることを特徴とする請求項１に記載の集積回路装置。
【請求項５】
前記スペーサは、
前記ゲートスタックの前記第１及び第２側壁に配置されたインナースペーサと、
前記ゲートスタックの前記第１及び第２側壁上の前記インナースペーサ上に配置されたアウタースペーサを含み、
前記カバー半導体層は、前記インナースペーサの外側壁と接触することを特徴とする請求項１に記載の集積回路装置。
【請求項６】
前記アウタースペーサの底面が前記カバー半導体層上に配置されることを特徴とする請求項５に記載の集積回路装置。
【請求項７】
前記アウタースペーサの前記底面は、前記インナースペーサの底面よりも高いレベルに配置され、
前記カバー半導体層の少なくとも一部は、前記アウタースペーサと垂直にオーバーラップすることを特徴とする請求項５に記載の集積回路装置。
【請求項８】
前記スペーサは、
前記ゲートスタックの前記第１及び第２側壁に配置されたインナースペーサと、
前記ゲートスタックの前記第１及び第２側壁上の前記インナースペーサ上に配置されたアウタースペーサと、を含み、
前記カバー半導体層は、前記アウタースペーサの外側壁と接触することを特徴とする請求項１に記載の集積回路装置。
【請求項９】
前記カバー半導体層は、前記インナースペーサと接触しないことを特徴とする請求項８に記載の集積回路装置。
【請求項１０】
前記基板と前記ゲートスタックとの間に配置され、シリコンゲルマニウムを含むチャネル層をさらに含み、
前記チャネル層は、前記カバー半導体層と一体に連結されていることを特徴とする請求項１に記載の集積回路装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、集積回路装置及びその製造方法に関し、より詳細には、周辺回路を含む集積回路装置及びその製造方法に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
半導体装置のダウンスケーリングによって半導体装置を具現するための個々の微細回路パターンのサイズは、さらに減少している。また、個々の微細回路パターンのサイズが減少することにより、コンタクトのサイズも減少し、これにより、コンタクト抵抗が増加して速度及び／または電力性能のような電気的性能が低下する問題が発生しうる。
【先行技術文献】
【特許文献】
【０００３】
特開２０００－２１９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術の問題点に鑑みてなされたものであって、本発明の目的は、コンタクト抵抗を減少させうる集積回路装置とその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による集積回路装置は、基板上に配置されたゲートスタックと、前記ゲートスタックの第１及び第２側壁上に配置されたスペーサと、前記ゲートスタックの第１及び第２側で前記基板の上側（ｕｐｐｅｒｐｏｒｔｉｏｎ）に配置されたソース／ドレイン領域と、前記ソース／ドレイン領域上に配置されたカバー半導体層と、前記ゲートスタックの側壁を取り囲み、前記カバー半導体層上に配置された層間絶縁膜と、前記層間絶縁膜及び前記カバー半導体層を貫通するコンタクトホール内に配置されたコンタクトであって、前記カバー半導体層及び前記ソース／ドレイン領域と接触する底部を有する前記コンタクトと、を含む。
【０００６】
上記目的を達成するためになされた本発明の他の態様による集積回路装置は、基板上に配置されたゲートスタックであって、ゲート絶縁層、ゲート電極、及びゲートキャッピング層を含む前記ゲートスタックと、前記ゲートスタックの第１及び第２側壁上に順次に配置されたインナースペーサ及びアウタースペーサを含むスペーサと、前記ゲートスタックの少なくとも一側に配置され、前記基板の上側（ｕｐｐｅｒｐｏｒｔｉｏｎ）内に配置されたソース／ドレイン領域と、前記ソース／ドレイン領域上に配置され、前記スペーサの少なくとも一部と接触するカバー半導体層と、前記カバー半導体層及び前記スペーサの外側壁上に配置された層間絶縁膜と、前記層間絶縁膜を貫通して前記カバー半導体層及び前記ソース／ドレイン領域と電気的に連結されたコンタクトと、を含む。
【０００７】
上記目的を達成するためになされた本発明のさらに他の態様による集積回路装置は、基板上に配置され、活性領域を定義する素子分離膜と、前記基板の前記活性領域上に配置されたゲートスタックであって、ゲート絶縁層、ゲート電極、及びゲートキャッピング層を含む前記ゲートスタックと、前記ゲートスタックの第１及び第２側壁上に配置されたスペーサと、前記ゲートスタックの少なくとも一側に配置され、前記活性領域内に配置されたソース／ドレイン領域と、前記ソース／ドレイン領域上に配置され、シリコンゲルマニウムを含み、前記スペーサの少なくとも一部と接触するカバー半導体層と、前記カバー半導体層及び前記スペーサの外側壁上に配置された層間絶縁膜と、前記層間絶縁膜を貫通して前記カバー半導体層及び前記ソース／ドレイン領域と電気的に連結されたコンタクトと、を含む。
【０００８】
上記目的を達成するための例示的な実施形態による集積回路装置は、基板上に配置されたゲートスタックと、前記ゲートスタックの少なくとも一側に配置され、前記基板の上側（ｕｐｐｅｒｐｏｒｔｉｏｎ）に配置されたソース／ドレイン領域と、前記ゲートスタックの第１及び第２側壁上に配置されたスペーサと、前記基板上で前記ソース／ドレイン領域上に配置されたカバー半導体層と、前記カバー半導体層の上面及び前記スペーサの外側壁上の層間絶縁膜と、前記層間絶縁膜を貫通して前記カバー半導体層と電気的に連結されたコンタクトと、を含む。
【０００９】
上記目的を達成するための例示的な実施形態による集積回路装置は、基板上に配置されたチャネル層と、前記チャネル層上に配置されたゲートスタックと、前記ゲートスタックの少なくとも一側に配置され、前記基板の上側（ｕｐｐｅｒｐｏｒｔｉｏｎ）に配置されたソース／ドレイン領域と、前記ゲートスタックの第１及び第２側壁上に配置されたスペーサと、前記基板上で前記ソース／ドレイン領域上に配置され、前記チャネル層と一体に連結されたカバー半導体層と、前記カバー半導体層の上面及び前記スペーサの外側壁上の層間絶縁膜と、前記層間絶縁膜を貫通して前記ソース／ドレイン領域と電気的に連結されたコンタクトと、を含む。
【発明の効果】
【００１０】
本発明によれば、周辺回路領域でシリコンゲルマニウムを含むカバー半導体層がソース／ドレイン領域上に配置され、コンタクトがカバー半導体層を貫通してソース／ドレイン領域と電気的に連結される。カバー半導体層において、ホウ素のようなキャリアの濃度が増加することにより、オーミックコンタクトの形成の一助として周辺回路トランジスタのコンタクト抵抗が減少する。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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