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公開番号2024127309
公報種別公開特許公報(A)
公開日2024-09-20
出願番号2023036379
出願日2023-03-09
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 21/336 20060101AFI20240912BHJP(基本的電気素子)
要約【課題】平面視における半導体装置の小型化を図る。
【解決手段】半導体装置10は、半導体層12と、トレンチ21と、ドリフト領域22とドレイン領域25と、ゲート領域26と、ソース領域29と、チャネル領域23とを含む。トレンチ21は、底面21C、第1側面21A、および第2側面21Bを有する。ドリフト領域22は、トレンチ21の底面21C、第1側面21A、および第2側面21Bに形成されている。ドレイン領域25は、トレンチ21内に設けられ、ドリフト領域22に到達するようにトレンチ21の深さ方向に延びている。ゲート領域26は、トレンチ21内に設けられ、ドレイン領域25の隣に離隔して配置されている。ソース領域29は、ゲート領域26の隣に配置されている。チャネル領域23は、ゲート領域26の隣に配置され、ソース領域29およびドリフト領域22に接続されている。
【選択図】図2
特許請求の範囲【請求項１】
第１導電型の半導体層と、
前記半導体層の上面から凹むように形成され、第１方向に幅を有するとともに底面および側面を有するトレンチと、
前記トレンチの底面および側面に形成された第２導電型のドリフト領域と、
前記ドリフト領域に囲まれた状態で前記トレンチ内に設けられている第１絶縁層と、
前記トレンチ内に設けられ、前記第１絶縁層を貫通して前記底面に形成された前記ドリフト領域に到達するように前記トレンチの深さ方向に延びたドレイン領域と、
前記トレンチ内に設けられ、前記第１方向において前記ドレイン領域の隣に離隔して配置されているゲート領域と、
前記ドレイン領域と前記ゲート領域との間に設けられた第２絶縁層と、
前記半導体層の上面における前記トレンチの周縁部に設けられ、前記第１方向において前記ゲート領域の隣に配置されている第２導電型のソース領域と、
前記第１方向において前記ゲート領域の隣に配置され、前記ソース領域、および、前記側面に形成された前記ドリフト領域の双方に接続されている第１導電型のチャネル領域と、
前記ゲート領域と前記ソース領域との間かつ前記ゲート領域と前記チャネル領域との間に設けられている第３絶縁層と、
を備えている、半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記トレンチの側面は、前記第１方向に対向する第１側面および第２側面を有し、
前記ドリフト領域は、前記第１側面に形成された第１ドリフト領域と、前記第２側面に形成された第２ドリフト領域と、前記トレンチの底面に形成され、前記第１ドリフト領域および前記第２ドリフト領域に接続されるとともに前記ドレイン領域に接続される第３ドリフト領域とを有し、
前記第１絶縁層は、前記ドレイン領域と前記トレンチの前記第１側面との間、および前記ドレイン領域と前記トレンチの前記第２側面との間に設けられ、
前記ゲート領域は、前記ドレイン領域の前記第１側面側の隣に配置されている第１ゲート領域と、前記ドレイン領域の前記第２側面側の隣に配置されている第２ゲート領域とを有し、
前記第２絶縁層は、前記ドレイン領域と前記第１ゲート領域との間、および前記ドレイン領域と前記第２ゲート領域との間に設けられ、
前記ソース領域は、前記第１ゲート領域の隣に配置されている第１ソース領域と、前記第２ゲート領域の隣に配置されている第２ソース領域とを有し、
前記チャネル領域は、前記第１ゲート領域の隣に配置され、前記第１ソース領域と前記第１ドリフト領域とを接続する第１チャネル領域と、前記第２ゲート領域の隣に配置され、前記第２ソース領域と前記第２ドリフト領域とを接続する第２チャネル領域とを有する、請求項１に記載の半導体装置。
【請求項３】
前記ドレイン領域において、前記第１絶縁層に挟まれている部分の第１方向長さは、前記第２絶縁層に挟まれている部分の第１方向長さよりも長い、請求項１に記載の半導体装置。
【請求項４】
前記第２絶縁層の第１方向長さは、前記第３絶縁層の第１方向長さよりも長い、請求項１に記載の半導体装置。
【請求項５】
前記第３絶縁層の第１方向長さは、前記第１絶縁層の第１方向長さよりも短い、請求項１に記載の半導体装置。
【請求項６】
前記第１絶縁層は、酸化膜により形成される第１層と、層間絶縁膜により形成される第２層とを含む、請求項１に記載の半導体装置。
【請求項７】
前記第１方向における前記ドレイン領域と前記ソース領域との間の距離は、前記トレンチの深さ方向における前記ドレイン領域の長さよりも短い、請求項１に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
特許文献１は、素子形成領域に形成されたＤＭＯＳトランジスタを含む半導体装置を開示している。半導体装置は、ｐ型のシリコン基板と、シリコン基板の表面に選択的に形成され、フィールド酸化膜により互いに素子分離されたｎ型のソース領域とドレイン領域と、ゲート酸化膜を介してシリコン基板上に形成されたゲート電極とを含む。
【先行技術文献】
【特許文献】
【０００３】
特開２０１２－１５６２０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示の一実施形態に係る半導体装置の目的は、平面視における装置の小型化を図ることである。
【課題を解決するための手段】
【０００５】
本開示の一態様である半導体装置は、第１導電型の半導体層と、前記半導体層の上面から凹むように形成され、第１方向に幅を有するとともに底面および側面を有するトレンチと、前記トレンチの底面および側面に形成された第２導電型のドリフト領域と、前記ドリフト領域に囲まれた状態で前記トレンチ内に設けられている第１絶縁層と、前記トレンチ内に設けられ、前記第１絶縁層を貫通して前記底面に形成された前記ドリフト領域に到達するように前記トレンチの深さ方向に延びたドレイン領域と、前記トレンチ内に設けられ、前記第１方向において前記ドレイン領域の隣に離隔して配置されているゲート領域と、前記ドレイン領域と前記ゲート領域との間に設けられた第２絶縁層と、前記半導体層の上面における前記トレンチの周縁部に設けられ、前記第１方向において前記ゲート領域の隣に配置されている第２導電型のソース領域と、前記第１方向において前記ゲート領域の隣に配置され、前記ソース領域、および、前記側面に形成された前記ドリフト領域の双方に接続されている第１導電型のチャネル領域と、前記ゲート領域と前記ソース領域との間かつ前記ゲート領域と前記チャネル領域との間に設けられている第３絶縁層と、を備えている。
【発明の効果】
【０００６】
本開示の一態様である半導体装置によれば、平面視における装置の小型化を図ることができる。
【図面の簡単な説明】
【０００７】
図１は、半導体装置の例示的な概略平面図である。
図２は、図１の２－２線断面図である。
図３は、図１の半導体装置の例示的な製造工程を示す概略断面図である。
図４は、図３に続く例示的な製造工程を示す概略断面図である。
図５は、図４に続く例示的な製造工程を示す概略断面図である。
図６は、図５に続く例示的な製造工程を示す概略断面図である。
図７は、図６に続く例示的な製造工程を示す概略断面図である。
図８は、図７に続く例示的な製造工程を示す概略断面図である。
図９は、図８に続く例示的な製造工程を示す概略断面図である。
図１０は、図９に続く例示的な製造工程を示す概略断面図である。
図１１は、図１０に続く例示的な製造工程を示す概略断面図である。
図１２は、図１１に続く例示的な製造工程を示す概略断面図である。
図１３は、図１２に続く例示的な製造工程を示す概略断面図である。
図１４は、図１３に続く例示的な製造工程を示す概略断面図である。
図１５は、図１４に続く例示的な製造工程を示す概略断面図である。
図１６は、図１５に続く例示的な製造工程を示す概略断面図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照して本開示における半導体装置の実施形態を説明する。
なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【０００９】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図していない。
【００１０】
［半導体装置］
図１は、実施形態に係る半導体装置１０の模式的な平面図である。図２は、図１の２－２線断面図である。なお、本開示において使用される「平面視」という用語は、図１および図２に示される互いに直交するＸＹＺ軸のＺ軸に沿って上方から半導体装置１０を視ることをいう。
（【００１１】以降は省略されています）

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