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公開番号2024115544
公報種別公開特許公報(A)
公開日2024-08-26
出願番号2024019957
出願日2024-02-14
発明の名称集積回路素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 21/336 20060101AFI20240819BHJP(基本的電気素子)
要約【課題】ナノシート構造を含み、集積度及び信頼性を向上させる集積回路素子を提供する。
【解決手段】集積回路素子100は、第1水平方向Xに長く延ひたフィン型活性領域F1と、フィン型活性領域F1の上部に位置してフィン型活性領域F1に離隔された複数のナノシートを含むナノシートスタックNSSと、フィン型活性領域F1上の複数のナノシートを取り囲む少なくとも1つのサブゲート160Sを含むゲート構造物160と、ゲート構造物160に隣接し、フィン型活性領域F1上に配置されてナノシートスタックに対面するソース/ドレイン領域130と、ナノシートスタックNSSとの間及びゲート構造物160との間に介在するシリサイド分離層151Bとシリコン分離層151Aを含む垂直分離層151と、サブゲートの下面に配置される下部遮断誘電体BDIと、を備え、ソース/ドレイン領域130は、金属を含む物質からなる。
【選択図】図2A
特許請求の範囲【請求項１】
第１水平方向に長く延ひたフィン型活性領域と、
前記フィン型活性領域の上部に位置して前記フィン型活性領域の上面からそれぞれ異なる垂直距離に離隔された複数のナノシートを含むナノシートスタックと、
前記フィン型活性領域上の前記複数のナノシートを取り囲む少なくとも１つのサブゲートを含み、前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延ひたゲート構造物と、
前記ゲート構造物に隣接し、前記フィン型活性領域上に配置されて前記第１水平方向で前記ナノシートスタックに対面するソース／ドレイン領域と、
前記ソース／ドレイン領域と前記ナノシートスタックとの間及び前記ソース／ドレイン領域と前記ゲート構造物との間に介在するシリサイド分離層、並びに前記シリサイド分離層に接して前記シリサイド分離層と前記ナノシートスタックとの間及び前記シリサイド分離層と前記ゲート構造物との間に介在するシリコン分離層を含む垂直分離層と、
前記サブゲートの下面に配置される下部遮断誘電体と、を備え、
前記ソース／ドレイン領域は、金属を含む物質からなることを特徴とする集積回路素子。
続きを表示（約 1,200 文字）【請求項２】
前記下部遮断誘電体の一部に接触する下部ビアコンタクト、及び前記下部ビアコンタクトの下部に電気的に連結される下部パワーレールを更に含み、
前記ソース／ドレイン領域は、前記ゲート構造物及び前記ナノシートスタックを介在する第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含むことを特徴とする請求項１に記載の集積回路素子。
【請求項３】
前記フィン型活性領域に隣接して前記フィン型活性領域の側壁を覆う素子分離膜を更に含むことを特徴とする請求項２に記載の集積回路素子。
【請求項４】
前記下部遮断誘電体は、前記ゲート構造物の下部から延びて前記第２ソース／ドレイン領域の下部表面に接触することを特徴とする請求項２に記載の集積回路素子。
【請求項５】
前記下部遮断誘電体の少なくとも一部を貫通する複数の下部ビアコンタクト及び前記複数の下部ビアコンタクトの下部に電気的に連結される下部パワーレールを更に含み、
前記ソース／ドレイン領域は、第１水平方向に互いに配置される複数の第１ソース／ドレイン領域及び複数の第２ソース／ドレイン領域を含み、
前記複数の下部ビアコンタクトは、前記複数の第１ソース／ドレイン領域の下面に接触することを特徴とする請求項１に記載の集積回路素子。
【請求項６】
前記複数の第２ソース／ドレイン領域の下端に、前記サブゲートの下端に配置された下部遮断誘電体から延ひた前記下部遮断誘電体が備えられることを特徴とする請求項５に記載の集積回路素子。
【請求項７】
前記複数の第２ソース／ドレイン領域の上端に接触する上部ビアコンタクトを更に含むことを特徴とする請求項６に記載の集積回路素子。
【請求項８】
前記ゲート構造物は、前記ナノシートスタック上で前記第２水平方向に長く延ひたメインゲートを含むことを特徴とする請求項５に記載の集積回路素子。
【請求項９】
前記ゲート構造物上に介在するキャッピング絶縁パターンを更に含み、
前記キャッピング絶縁パターンは、前記サブゲート及び前記ナノシートスタック上に位置し、前記サブゲートに隣接して対面することを特徴とする請求項５に記載の集積回路素子。
【請求項１０】
前記複数の第１ソース／ドレイン領域と前記複数の第２ソース／ドレイン領域との間で前記下部遮断誘電体に接する下部絶縁層を更に含み、
前記垂直分離層は、前記ソース／ドレイン領域と前記ナノシートスタックとの間、前記ソース／ドレイン領域と前記ゲート構造物との間、前記ソース／ドレイン領域と前記下部絶縁層との間、及び前記ソース／ドレイン領域と前記下部遮断誘電体との間から延びて介在することを特徴とする請求項９に記載の集積回路素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、集積回路素子に係り、より詳細には、ナノシート構造を含む集積回路素子に関する。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
集積回路素子が小型化されることにより、基板上に電界効果トランジスタの集積度を増加させる必要があり、これにより同じレイアウト領域上に積層された複数の水平ナノシートを含む水平ナノシート電界効果トランジスタ（ｈＮＳＦＥＴ）が開発された。集積度の増加によって集積回路素子が小型化しつつ、素子間のコンタクト抵抗、寄生キャパシタンスの発生が集積回路の性能に影響を及ぼしている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１６７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、ソース／ドレイン領域の抵抗、コンタクト抵抗、及び素子内に存在する寄生キャパシタンスを除去又は減少させるナノシート構造を含む集積回路素子を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による集積回路素子は、第１水平方向に長く延ひたフィン型活性領域と、前記フィン型活性領域の上部に位置して前記フィン型活性領域の上面からそれぞれ異なる垂直距離に離隔された複数のナノシートを含むナノシートスタックと、前記フィン型活性領域上の前記複数のナノシートを取り囲む少なくとも１つのサブゲートを含み、前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延ひたゲート構造物と、前記ゲート構造物に隣接し、前記フィン型活性領域上に配置されて前記第１水平方向で前記ナノシートスタックに対面するソース／ドレイン領域と、前記ソース／ドレイン領域と前記ナノシートスタックとの間及び前記ソース／ドレイン領域と前記ゲート構造物との間に介在するシリサイド分離層、並びに前記シリサイド分離層に接して前記シリサイド分離層と前記ナノシートスタックとの間及び前記シリサイド分離層と前記ゲート構造物との間に介在するシリコン分離層を含む垂直分離層と、前記サブゲートの下面に配置される下部遮断誘電体と、を備え、前記ソース／ドレイン領域は、金属を含む物質からなることを特徴とする。
【０００６】
上記目的を達成するためになされた本発明の他の態様による集積回路素子は、第１水平方向に長く延ひたフィン型活性領域と、前記フィン型活性領域の上部に位置して前記フィン型活性領域の上面からそれぞれ異なる垂直距離に離隔された複数のナノシートを含むナノシートスタックと、前記フィン型活性領域上の前記複数のナノシートを取り囲む少なくとも１つのサブゲートを含み、前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延ひたゲート構造物と、前記ゲート構造物に隣接し、前記フィン型活性領域上に配置されて前記第１水平方向で前記ナノシートスタックに対面するソース／ドレイン領域と、前記ソース／ドレイン領域と前記ナノシートスタックとの間及び前記ソース／ドレイン領域と前記ゲート構造物との間に介在するシリサイド分離層、並びに前記シリサイド分離層に接して前記シリサイド分離層と前記ナノシートスタックとの間及び前記シリサイド分離層と前記ゲート構造物との間に介在するシリコン分離層を含む垂直分離層と、前記サブゲートの下面に配置される下部遮断誘電体と、前記下部遮断誘電体の下部で前記下部遮断誘電体に接触する下部絶縁層と、を備え、前記ソース／ドレイン領域は、金属を含む物質で構成され、前記ソース／ドレイン領域は、第１水平方向に互いに配置される複数の第１ソース／ドレイン領域及び複数の第２ソース／ドレイン領域を含み、前記垂直分離層は、前記ソース／ドレイン領域と前記ナノシートスタックとの間、前記ソース／ドレイン領域と前記ゲート構造物との間、及び前記ソース／ドレイン領域と前記下部絶縁層との間から延びて介在することを特徴とする。
【０００７】
上記目的を達成するためになされた本発明の更に他の態様による集積回路素子は、第１水平方向に長く延ひたフィン型活性領域と、前記フィン型活性領域の上部に位置して前記フィン型活性領域の上面からそれぞれ異なる垂直距離に離隔された複数のナノシートを含むナノシートスタックと、前記フィン型活性領域上の前記複数のナノシートを取り囲む少なくとも１つのサブゲートを含み、前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延ひたゲート構造物と、前記ゲート構造物に隣接し、前記フィン型活性領域上に配置されて前記第１水平方向で前記ナノシートスタックに対面し、前記第１水平方向に互いに配置される複数の第１ソース／ドレイン領域及び複数の第２ソース／ドレイン領域を含むソース／ドレイン領域と、前記ソース／ドレイン領域と前記ナノシートスタックとの間及び前記ソース／ドレイン領域と前記ゲート構造物との間に介在して前記ソース／ドレイン領域に接触するシリサイド分離層、並びに前記シリサイド分離層に接して前記シリサイド分離層と前記ナノシートスタックとの間及び前記シリサイド分離層と前記ゲート構造物との間に介在するシリコン分離層を含む垂直分離層と、前記サブゲートの下面に配置される下部遮断誘電体と、前記下部遮断誘電体の少なくとも一部を貫通して前記複数の第１ソース／ドレイン領域の少なくとも一部の下面に接触する複数の下部ビアコンタクトと、前記複数の下部ビアコンタクトの下部で前記複数の下部ビアコンタクトに電気的に連結される下部パワーレールと、前記複数の第２ソース／ドレイン領域の上面に接触する複数の上部ビアコンタクトと、を備え、前記ソース／ドレイン領域は、金属を含む物質で構成され、前記下部遮断誘電体は、前記ゲート構造物の下部から延びて前記第２ソース／ドレイン領域の下部表面に接触し、前記ソース／ドレイン領域は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄのうちの少なくとも１つを含むことを特徴とする。
【発明の効果】
【０００８】
本発明の集積回路素子によれば、金属からなるソース／ドレイン領域の抵抗、ソース／ドレインに直接接触する上部及び下部ビアコンタクトを介した素子のコンタクト抵抗、及び寄生キャパシタンスを減少させるか又は除去し、下部パワーレールの配置を通じて集積回路素子の集積度及び信頼性を向上させることができる。
【図面の簡単な説明】
【０００９】
本発明の一実施形態による集積回路素子を説明するための平面レイアウトダイヤグラムである。
図１のＸ１－Ｘ１′に沿って見た一例の集積回路素子の断面図である。
図１のＹ１－Ｙ１′に沿って見た一例の集積回路素子の断面図である。
図１のＸ１－Ｘ１′に沿って見た他の例の集積回路素子の断面図である。
図１のＹ１－Ｙ１′に沿って見た他の例の集積回路素子の断面図である。
図１のＸ１－Ｘ１′に沿って見た更に他の例の集積回路素子の断面図である。
本発明の一実施形態による一例の集積回路素子の製造方法を示す図である。
本発明の一実施形態による一例の集積回路素子の製造方法を示す図である。
本発明の一実施形態による一例の集積回路素子の製造方法を示す図である。
本発明の一実施形態による一例の集積回路素子の製造方法を示す図である。
本発明の一実施形態による一例の集積回路素子の製造方法を示す図である。
本発明の一実施形態による一例の集積回路素子の製造方法を示す図である。
本発明の一実施形態による一例の集積回路素子の製造方法を示す図である。
本発明の一実施形態による他の例の集積回路素子の製造方法を示す図である。
本発明の一実施形態による他の例の集積回路素子の製造方法を示す図である。
本発明の一実施形態による他の例の集積回路素子の製造方法を示す図である。
本発明の一実施形態による他の例の集積回路素子の製造方法を示す図である。
本発明の一実施形態による他の例の集積回路素子の製造方法を示す図である。
本発明の一実施形態による他の例の集積回路素子の製造方法を示す図である。
本発明の一実施形態による他の例の集積回路素子の製造方法を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。図面上の同じ構成要素については同じ参照符号を使用し、それらについての重複説明は省略する。
（【００１１】以降は省略されています）

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