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公開番号2024112874
公報種別公開特許公報(A)
公開日2024-08-21
出願番号2024078793,2023218230
出願日2024-05-14,2015-04-21
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類G11C 19/28 20060101AFI20240814BHJP(情報記憶)
要約【課題】同じ導電型のトランジスタによって構成された双方向シフトレジスタを提供する。
【解決手段】第1のフリップフロップは第1のクロック信号に同期した第1の信号を出力し、第2のフリップフロップは第2のクロック信号に同期した第2の信号を出力し、第3のフリップフロップは第3のクロック信号に同期した第3の信号を出力する。そして、第2のフリップフロップは、第1乃至第3のトランジスタを有する。第1のトランジスタは、第1の端子に第2のクロック信号が入力され、第2の端子から第2の信号が出力される。第2のトランジスタは、第1の端子に第1の信号が入力され、第2の端子が第1のトランジスタのゲートと電気的に接続され、ゲートに第1のクロック信号が入力される。第3のトランジスタは、第1の端子に第3の信号が入力され、第2の端子が第1のトランジスタのゲートと電気的に接続され、ゲートに第3のクロック信号が入力される。
【選択図】図4
特許請求の範囲【請求項１】
第１乃至第７のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、クロック信号線と常に導通し、
前記第１のトランジスタのソース又はドレインの他方は、第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの他方は、電源線と常に導通し、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第３のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第３のトランジスタのゲートは、前記第２のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの他方は、第２のゲート信号線と常に導通し、
前記第４のトランジスタのゲートは、前記第２のゲート信号線と常に導通し、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第５のトランジスタのソース又はドレインの他方は、第３のゲート信号線と常に導通し、
前記第５のトランジスタのゲートは、前記第３のゲート信号線と常に導通し、
前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第７のトランジスタのゲートは、前記第１のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートと導通状態であるとき、前記第２のトランジスタ及び前記第３のトランジスタがオンになる電位が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートに入力され、
前記第４のトランジスタのＷ（チャネル幅）／Ｌ（チャネル長）は、前記第５のトランジスタのＷ／Ｌの０．９倍以上１．１倍以下である半導体装置。
続きを表示（約 9,500 文字）【請求項２】
第１乃至第７のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、クロック信号線と常に導通し、
前記第１のトランジスタのソース又はドレインの他方は、第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの他方は、電源線と常に導通し、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第３のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第３のトランジスタのゲートは、前記第２のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの他方は、第２のゲート信号線と常に導通し、
前記第４のトランジスタのゲートは、前記第２のゲート信号線と常に導通し、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第５のトランジスタのソース又はドレインの他方は、第３のゲート信号線と常に導通し、
前記第５のトランジスタのゲートは、前記第３のゲート信号線と常に導通し、
前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第７のトランジスタのゲートは、前記第１のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートと導通状態であるとき、前記第２のトランジスタ及び前記第３のトランジスタがオンになる電位が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートに入力され、
前記第４のトランジスタのＷ（チャネル幅）／Ｌ（チャネル長）は、前記第５のトランジスタのＷ／Ｌの０．９倍以上１．１倍以下であり、
前記第１のトランジスタのＷ／Ｌは、前記第２のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第３のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第４のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第５のトランジスタのＷ／Ｌよりも大きい半導体装置。
【請求項３】
第１乃至第７のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、クロック信号線と常に導通し、
前記第１のトランジスタのソース又はドレインの他方は、第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの他方は、電源線と常に導通し、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第３のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第３のトランジスタのゲートは、前記第２のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの他方は、第２のゲート信号線と常に導通し、
前記第４のトランジスタのゲートは、前記第２のゲート信号線と常に導通し、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第５のトランジスタのソース又はドレインの他方は、第３のゲート信号線と常に導通し、
前記第５のトランジスタのゲートは、前記第３のゲート信号線と常に導通し、
前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第７のトランジスタのゲートは、前記第１のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートと導通状態であるとき、前記第２のトランジスタ及び前記第３のトランジスタがオンになる電位が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートに入力され、
前記第４のトランジスタのＷ（チャネル幅）／Ｌ（チャネル長）は、前記第５のトランジスタのＷ／Ｌの０．９倍以上１．１倍以下であり、
前記第１のトランジスタのソース又はドレインの一方として機能を有する第１の導電層が前記第１のトランジスタのゲートとして機能を有する第２の導電層と重なる面積は、前記第１のトランジスタのソース又はドレインの他方として機能を有する第３の導電層が前記第２の導電層と重なる面積よりも大きい半導体装置。
【請求項４】
第１乃至第７のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、クロック信号線と常に導通し、
前記第１のトランジスタのソース又はドレインの他方は、第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの他方は、電源線と常に導通し、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第３のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第３のトランジスタのゲートは、前記第２のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの他方は、第２のゲート信号線と常に導通し、
前記第４のトランジスタのゲートは、前記第２のゲート信号線と常に導通し、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第５のトランジスタのソース又はドレインの他方は、第３のゲート信号線と常に導通し、
前記第５のトランジスタのゲートは、前記第３のゲート信号線と常に導通し、
前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第７のトランジスタのゲートは、前記第１のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートと導通状態であるとき、前記第２のトランジスタ及び前記第３のトランジスタがオンになる電位が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートに入力され、
前記第４のトランジスタのＷ（チャネル幅）／Ｌ（チャネル長）は、前記第５のトランジスタのＷ／Ｌの０．９倍以上１．１倍以下であり、
前記第１乃至第７のトランジスタの少なくとも一は、ボトムゲート型のトランジスタ構造である半導体装置。
【請求項５】
第１乃至第７のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、クロック信号線と常に導通し、
前記第１のトランジスタのソース又はドレインの他方は、第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの他方は、電源線と常に導通し、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第３のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第３のトランジスタのゲートは、前記第２のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの他方は、第２のゲート信号線と常に導通し、
前記第４のトランジスタのゲートは、前記第２のゲート信号線と常に導通し、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第５のトランジスタのソース又はドレインの他方は、第３のゲート信号線と常に導通し、
前記第５のトランジスタのゲートは、前記第３のゲート信号線と常に導通し、
前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第７のトランジスタのゲートは、前記第１のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートと導通状態であるとき、前記第２のトランジスタ及び前記第３のトランジスタがオンになる電位が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートに入力され、
前記第４のトランジスタのＷ（チャネル幅）／Ｌ（チャネル長）は、前記第５のトランジスタのＷ／Ｌの０．９倍以上１．１倍以下であり、
前記第１のトランジスタのＷ／Ｌは、前記第２のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第３のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第４のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第５のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのソース又はドレインの一方として機能を有する第１の導電層が前記第１のトランジスタのゲートとして機能を有する第２の導電層と重なる面積は、前記第１のトランジスタのソース又はドレインの他方として機能を有する第３の導電層が前記第２の導電層と重なる面積よりも大きい半導体装置。
【請求項６】
第１乃至第７のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、クロック信号線と常に導通し、
前記第１のトランジスタのソース又はドレインの他方は、第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの他方は、電源線と常に導通し、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第３のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第３のトランジスタのゲートは、前記第２のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの他方は、第２のゲート信号線と常に導通し、
前記第４のトランジスタのゲートは、前記第２のゲート信号線と常に導通し、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第５のトランジスタのソース又はドレインの他方は、第３のゲート信号線と常に導通し、
前記第５のトランジスタのゲートは、前記第３のゲート信号線と常に導通し、
前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第７のトランジスタのゲートは、前記第１のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートと導通状態であるとき、前記第２のトランジスタ及び前記第３のトランジスタがオンになる電位が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートに入力され、
前記第４のトランジスタのＷ（チャネル幅）／Ｌ（チャネル長）は、前記第５のトランジスタのＷ／Ｌの０．９倍以上１．１倍以下であり、
前記第１のトランジスタのＷ／Ｌは、前記第２のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第３のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第４のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第５のトランジスタのＷ／Ｌよりも大きく、
前記第１乃至第７のトランジスタの少なくとも一は、ボトムゲート型のトランジスタ構造である半導体装置。
【請求項７】
第１乃至第７のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、クロック信号線と常に導通し、
前記第１のトランジスタのソース又はドレインの他方は、第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの他方は、電源線と常に導通し、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第３のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第３のトランジスタのゲートは、前記第２のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの他方は、第２のゲート信号線と常に導通し、
前記第４のトランジスタのゲートは、前記第２のゲート信号線と常に導通し、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第５のトランジスタのソース又はドレインの他方は、第３のゲート信号線と常に導通し、
前記第５のトランジスタのゲートは、前記第３のゲート信号線と常に導通し、
前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第７のトランジスタのゲートは、前記第１のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートと導通状態であるとき、前記第２のトランジスタ及び前記第３のトランジスタがオンになる電位が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートに入力され、
前記第４のトランジスタのＷ（チャネル幅）／Ｌ（チャネル長）は、前記第５のトランジスタのＷ／Ｌの０．９倍以上１．１倍以下であり、
前記第１のトランジスタのソース又はドレインの一方として機能を有する第１の導電層が前記第１のトランジスタのゲートとして機能を有する第２の導電層と重なる面積は、前記第１のトランジスタのソース又はドレインの他方として機能を有する第３の導電層が前記第２の導電層と重なる面積よりも大きく、
前記第１乃至第７のトランジスタの少なくとも一は、ボトムゲート型のトランジスタ構造である半導体装置。
【請求項８】
第１乃至第７のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、クロック信号線と常に導通し、
前記第１のトランジスタのソース又はドレインの他方は、第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの他方は、電源線と常に導通し、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第３のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第３のトランジスタのゲートは、前記第２のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第４のトランジスタのソース又はドレインの他方は、第２のゲート信号線と常に導通し、
前記第４のトランジスタのゲートは、前記第２のゲート信号線と常に導通し、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通し、
前記第５のトランジスタのソース又はドレインの他方は、第３のゲート信号線と常に導通し、
前記第５のトランジスタのゲートは、前記第３のゲート信号線と常に導通し、
前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと常に導通し、
前記第７のトランジスタのソース又はドレインの他方は、前記電源線と常に導通し、
前記第７のトランジスタのゲートは、前記第１のトランジスタのゲートと常に導通し、
前記第６のトランジスタのソース又はドレインの他方が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートと導通状態であるとき、前記第２のトランジスタ及び前記第３のトランジスタがオンになる電位が少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートに入力され、
前記第４のトランジスタのＷ（チャネル幅）／Ｌ（チャネル長）は、前記第５のトランジスタのＷ／Ｌの０．９倍以上１．１倍以下であり、
前記第１のトランジスタのＷ／Ｌは、前記第２のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第３のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第４のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第５のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのソース又はドレインの一方として機能を有する第１の導電層が前記第１のトランジスタのゲートとして機能を有する第２の導電層と重なる面積は、前記第１のトランジスタのソース又はドレインの他方として機能を有する第３の導電層が前記第２の導電層と重なる面積よりも大きく、
前記第１乃至第７のトランジスタの少なくとも一は、ボトムゲート型のトランジスタ構造である半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の一態様は、半導体装置、表示装置、表示モジュール及び電子機器に関する。
続きを表示（約 3,700 文字）【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様
は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マ
ター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様
の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの
駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
シフトレジスタは、記憶装置、イメージセンサ又は表示装置等の駆動回路として採用され
る。特に、同じ極性のトランジスタによって構成されるシフトレジスタの開発が進められ
ている。そのようなシフトレジスタに関する技術について、特許文献１及び特許文献２に
開示されている。
【０００４】
特許文献１及び２に開示されるシフトレジスタのシフト方向は、一方の方向のみである。
【先行技術文献】
【特許文献】
【０００５】
特開２００４－１０３２２６号公報
特開２００５－０５０５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一態様は、新規の回路又はその駆動方法を提供することを課題の一とする。特に
、シフト方向を切り替えることができるシフトレジスタの少なくとも一部に適用可能な新
規の回路又はその駆動方法を提供することを課題の一とする。
【０００７】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る発明は、シフトレジスタを有する半導体装置である。シフトレジス
タは、第１乃至第３のフリップフロップを有する。第１のフリップフロップは、第１の配
線に第１の信号を出力することができる機能を有する。第２のフリップフロップは、第２
の配線に第２の信号を出力することができる機能を有する。第３のフリップフロップは、
第３の配線に第３の信号を出力することができる機能を有する。第１の信号は、第１のク
ロック信号に同期する値を有する。第２の信号は、第２のクロック信号に同期する値を有
する。第３の信号は、第３のクロック信号に同期する値を有する。第２のフリップフロッ
プは、第１乃至第３のトランジスタを有する。第１のトランジスタのソース又はドレイン
の一方は、第４の配線と電気的に接続される。第１のトランジスタのソース又はドレイン
の他方は、第２の配線と電気的に接続される。第２のトランジスタのソース又はドレイン
の一方は、第１の配線と電気的に接続される。第２のトランジスタのソース又はドレイン
の他方は、第１のトランジスタのゲートと電気的に接続される。第２のトランジスタのゲ
ートは、第５の配線と電気的に接続される。第３のトランジスタのソース又はドレインの
一方は、第３の配線と電気的に接続される。第３のトランジスタのソース又はドレインの
他方は、第１のトランジスタのゲートと電気的に接続される。第３のトランジスタのゲー
トは、第６の配線と電気的に接続される。第４の配線は、第２のクロック信号を伝達する
ことができる機能を有する。第５の配線は、第１のクロック信号を伝達することができる
機能を有する。第６の配線は、第３のクロック信号を伝達することができる機能を有する
。
【０００９】
本発明の一態様に係る発明は、シフトレジスタを有する半導体装置である。シフトレジス
タは、第１乃至第３のフリップフロップを有する。第１のフリップフロップは、第１の配
線に第１の信号を出力することができる機能を有する。第２のフリップフロップは、第２
の配線に第２の信号を出力することができる機能を有する。第３のフリップフロップは、
第３の配線に第３の信号を出力することができる機能を有する。第１の信号は、第１のク
ロック信号に同期する値を有する。第２の信号は、第２のクロック信号に同期する値を有
する。第３の信号は、第３のクロック信号に同期する値を有する。第２のフリップフロッ
プは、第１乃至第３のトランジスタを有する。第１のトランジスタのソース又はドレイン
の一方は、第４の配線と電気的に接続される。第１のトランジスタのソース又はドレイン
の他方は、第２の配線と電気的に接続される。第２のトランジスタのソース又はドレイン
の一方は、第５の配線と電気的に接続される。第２のトランジスタのソース又はドレイン
の他方は、第１のトランジスタのゲートと電気的に接続される。第２のトランジスタのゲ
ートは、第１の配線と電気的に接続される。第３のトランジスタのソース又はドレインの
一方は、第６の配線と電気的に接続される。第３のトランジスタのソース又はドレインの
他方は、第１のトランジスタのゲートと電気的に接続される。第３のトランジスタのゲー
トは、第３の配線と電気的に接続される。第４の配線は、第２のクロック信号を伝達する
ことができる機能を有する。第５の配線は、第１のクロック信号を伝達することができる
機能を有する。第６の配線は、第３のクロック信号を伝達することができる機能を有する
。
【００１０】
本発明の一態様に係る発明は、シフトレジスタを有する半導体装置である。シフトレジス
タは、第１乃至第５のフリップフロップを有する。第１のフリップフロップは、第１の配
線に第１の信号を出力することができる機能を有する。第２のフリップフロップは、第２
の配線に第２の信号を出力することができる機能を有する。第３のフリップフロップは、
第３の配線に第３の信号を出力することができる機能を有する。第４のフリップフロップ
は、第４の配線に第４の信号を出力することができる機能を有する。第５のフリップフロ
ップは、第５の配線に第５の信号を出力することができる機能を有する。第１の信号は、
第１のクロック信号に同期する値を有する。第２の信号は、第２のクロック信号に同期す
る値を有する。第３の信号は、第３のクロック信号に同期する値を有する。第４の信号は
、第４のクロック信号に同期する値を有する。第５の信号は、第１のクロック信号に同期
する値を有する。第３のフリップフロップは、第１乃至第５のトランジスタを有する。第
１のトランジスタのソース又はドレインの一方は、第６の配線と電気的に接続される。第
１のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続される。第
２のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続される。第
２のトランジスタのソース又はドレインの他方は、第１のトランジスタのゲートと電気的
に接続される。第３のトランジスタのソース又はドレインの一方は、第４の配線と電気的
に接続される。第３のトランジスタのソース又はドレインの他方は、第１のトランジスタ
のゲートと電気的に接続される。第４のトランジスタのソース又はドレインの一方と第４
のトランジスタのゲートとの少なくとも一は、第１の配線と電気的に接続される。第４の
トランジスタのソース又はドレインの他方は、第２のトランジスタのゲートと電気的に接
続される。第５のトランジスタのソース又はドレインの一方と第５のトランジスタのゲー
トとの少なくとも一は、第５の配線と電気的に接続される。第５のトランジスタのソース
又はドレインの他方は、第３のトランジスタのゲートと電気的に接続される。第６の配線
は、第３のクロック信号を伝達することができる機能を有する。
（【００１１】以降は省略されています）

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