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公開番号2024111064
公報種別公開特許公報(A)
公開日2024-08-16
出願番号2024096368,2024008592
出願日2024-06-14,2021-01-29
発明の名称記憶回路および処理回路
出願人国立研究開発法人科学技術振興機構
代理人個人,個人
主分類G11C 11/418 20060101AFI20240808BHJP(情報記憶)
要約【課題】並列処理を可能とする。
【解決手段】記憶回路は、複数の行及び複数の列に行列状に配列され、相補的な一対の記憶ノードを各々有する複数のメモリセルと、前記複数の列に各々少なくとも2つのビット線が設けられ、列方向に配列されたメモリセルに接続する複数のビット線と、前記複数の行は、少なくとも2つの行を各々有する複数のブロックに分割され、前記複数のブロックの各々において、前記少なくとも2つのビット線の各々は、ブロック内の前記少なくとも2つの行のうち1つの行に設けられたメモリセルにおける前記一対の記憶ノードの少なくとも1つの記憶ノードに接続され、前記少なくとも2つの行のうち残りの行に設けられたメモリセルに接続されない。
【選択図】図46
特許請求の範囲【請求項１】
複数の行及び複数の列に行列状に配列され、相補的な一対の記憶ノードを各々有する複数のメモリセルと、
前記複数の列に各々少なくとも２つのビット線が設けられ、列方向に配列されたメモリセルに接続する複数のビット線と、
前記複数の行は、少なくとも２つの行を各々有する複数のブロックに分割され、
前記複数のブロックの各々において、前記少なくとも２つのビット線の各々は、ブロック内の前記少なくとも２つの行のうち１つの行に設けられたメモリセルにおける前記一対の記憶ノードの少なくとも１つの記憶ノードに接続され、前記少なくとも２つの行のうち残りの行に設けられたメモリセルに接続されない、記憶回路。
続きを表示（約 2,100 文字）【請求項２】
前記複数のブロックのうち１つのブロック内の前記少なくとも２つのビット線から並列にデータが読み出される、請求項１に記載の記憶回路。
【請求項３】
前記複数の列における前記１つのブロック内の前記少なくとも２つのビット線から並列にデータが読み出される、請求項２に記載の記憶回路。
【請求項４】
前記複数の行にそれぞれ設けられ、行方向に配列されたメモリセルに接続する複数の第１ワード線を備える、請求項１から３のいずれか一項に記載の記憶回路。
【請求項５】
請求項１から３のいずれか一項に記載の記憶回路であるメモリと、
第１層の複数の第１ノードに対応する複数の第１データに複数の重みによる重み付けをそれぞれ行った後に加算することにより、第２層の複数の第２ノードに対応する複数の第２データのうち１つの第２データを算出する処理を前記複数の第２データについて行うことによって、前記複数の第２データを算出し、前記複数の第２データのうち少なくとも２つの第２データの処理を並列に処理する処理部と、
を備え、
前記複数のメモリセルは、前記複数の重みをそれぞれ格納し、１つの第２データに対応する複数の重みは同じ行に、異なる第２データに対応する複数の重みは異なる行に格納し、
前記処理部は、前記少なくとも２つの第２データの処理を並列に処理するときに、前記複数のブロックのうち１つのブロック内の前記少なくとも２つのビット線から並列にデータを読み出す処理装置。
【請求項６】
請求項１から３のいずれか一項に記載の記憶回路であるメモリと、
第１層の複数の第１ノードに対応する複数の第１データのうち１つの第１データに複数の重みによる重み付けを行うことで第２層の複数の第２ノードに対応する複数の第２データの各々一部を算出する処理を前記複数の第１データについて行い、前記複数の第２データの各々について、前記複数の第２データの一部を前記複数の第１データ分加算することで前記複数の第２データを算出し、前記複数の第１データのうち少なくとも１つの第２データの処理を並列に処理する処理部と、
を備え、
前記複数のメモリセルは、前記複数の重みをそれぞれ格納し、１つの第１データに対応する複数の重みは同じ行に、異なる第１データに対応する複数の重みは異なる行に格納し、
前記処理部は、前記少なくとも２つの第１データの処理を並列に処理するときに、前記複数のブロックのうち１つのブロック内の前記少なくとも２つのビット線から並列にデータを読み出す処理装置。
【請求項７】
請求項１から３のいずれか一項に記載の記憶回路である第１メモリと、
請求項１から３のいずれか一項に記載の記憶回路である第２メモリと、
第１層の複数の第１ノードに対応する複数の第１データに複数の第１重みによる重み付けをそれぞれ行った後に加算することにより、第２層の複数の第２ノードに対応する複数の第２データのうち１つの第２データを算出する処理を前記複数の第２データについて行うことによって、前記複数の第２データを算出し、前記複数の第２データのうち少なくとも２つの第２データの処理を並列に処理する第１処理部と、
前記複数の第２データのうち１つの第２データに複数の第２重みによる重み付けを行うことで第３層の複数の第３ノードに対応する複数の第３データの各々一部を算出する処理を前記複数の第２データについて行い、前記複数の第３データの各々について、前記複数の第３データの一部を前記複数の第２データ分加算することで前記複数の第３データを算出し、前記複数の第２データのうち少なくとも２つの第２データの処理を並列に処理する第２処理部と、
を備え、
前記第１メモリにおける前記複数のメモリセルは、前記複数の第１重みをそれぞれ格納し、１つの第２データに対応する複数の第１重みは同じ行に、異なる第２データに対応する複数の第１重みは異なる行に格納し、
前記第２メモリにおける前記複数のメモリセルは、前記複数の第２重みをそれぞれ格納し、１つの第２データに対応する複数の第２重みは同じ行に、異なる第２データに対応する複数の第２重みは異なる行に格納し、
前記第２処理部が前記複数の第２データのうち１つの第２データの処理を実行しているときに、並列して前記第１処理部は前記複数の第２データのうち別の第２データの処理を実行し、
前記第１処理部は、前記少なくとも２つの第２データの処理を並列に処理するときに、前記第１メモリにおける前記複数のブロックのうち１つのブロック内の前記少なくとも２つのビット線から並列にデータを読み出し、
前記第２処理部は、前記少なくとも２つの第２データの処理を並列に処理するときに、前記第２メモリにおける前記複数のブロックのうち１つのブロック内の前記少なくとも２つのビット線から並列にデータを読み出す処理装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、記憶回路および処理回路に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
不揮発性記憶素子を用いることなく、ＣＭＯＳ（Complementary Metal Oxide Semiconductor)から構成されたインバータを用いた擬似不揮発性ＳＲＡＭ（ＶＮＲ－ＳＲＡＭ）または超低電圧（ＵＬＶ）リテンションＳＲＡＭ（Static Random Access Memory）（ＵＬＶＲ－ＳＲＡＭ）が知られている（例えば特許文献１）。ＶＮＲ－ＳＲＡＭでは、ＵＬＶリテンションが可能なシュミットトリガ（ＳＴ）モードと通常の電圧でＳＲＡＭと同等の回路性能を実現できるブーステッドインバータ（ＢＩ）モードとを切り替え可能なデュアルモードインバータを用いる。このＵＬＶリテンションＳＲＡＭをいわゆるパワーゲーティング（ＰＧ）に用いることができる。
【０００３】
また、双安定回路と不揮発性記憶素子を有するメモリセル（ＮＶ－ＳＲＡＭ）を用いた記憶回路が知られている（例えば特許文献２）。ＮＶ－ＳＲＡＭでは双安定回路のデータを不揮発性記憶素子にストアし、電力消費を減らしつつ、必要な場合に不揮発性記憶素子のデータを双安定回路にリストアし、当該データを利用な状態とする。
【０００４】
更にまた、ニューラルネットワークの重み係数等の係数を記憶するためのＳＲＡＭと、積和や評価関数の演算回路を組み合わせることによって、ニューラルネットワークの処理を高速に行うことが検討されている（例えば非特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
国際公開第２０１６／１５８６９１号
国際公開第２００９／０２８２９８号
【非特許文献】
【０００６】
IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 53, pp,983-994, 2018.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１のＶＮＲ－ＳＲＡＭでは、ＵＬＶリテンションすることで、セルの記憶内容を失うことなく、待機時電力を削減することができる。しかしながら、ＶＮＲ－ＳＲＡＭでは、１つのメモリセルに１４個または１０個のトランジスタを用いる（以下、それぞれ１４Ｔセル、１０Ｔセルと称する）。このため、メモリセルが大型化してしまう、または、セル面積が増大するという第１の課題がある。また、１０Ｔセルのようにトランジスタを減らすと、ＵＬＶリテンションの安定性（ノイズマージン）は低下する。
【０００８】
また、特許文献２のＮＶ－ＳＲＡＭでは、メモリセル内の不揮発性記憶素子を用いることで、待機時にメモリセルの電源を遮断することができるため、待機時電力を削減できる。しかしながら，１つのメモリセルに不揮発性記憶素子に加えて８個トランジスタを用いる。このため、メモリセルが小型化しづらい、またはセル面積が増大するという第２の課題がある。
【０００９】
本発明は、上記第１の課題または第２の課題に鑑み、小型化またはトランジスタ数を減らすことが可能な記憶回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、複数の行及び複数の列に行列状に配列され、相補的な一対の記憶ノードを各々有する複数のメモリセルと、前記複数の列に各々少なくとも２つのビット線が設けられ、列方向に配列されたメモリセルに接続する複数のビット線と、前記複数の行は、少なくとも２つの行を各々有する複数のブロックに分割され、前記複数のブロックの各々において、前記少なくとも２つのビット線の各々は、ブロック内の前記少なくとも２つの行のうち１つの行に設けられたメモリセルにおける前記一対の記憶ノードの少なくとも１つの記憶ノードに接続され、前記少なくとも２つの行のうち残りの行に設けられたメモリセルに接続されない、記憶回路である。
【発明の効果】
（【００１１】以降は省略されています）

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