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公開番号2024098293
公報種別公開特許公報(A)
公開日2024-07-23
出願番号2023001704
出願日2023-01-10
発明の名称半導体装置
出願人株式会社デンソー
代理人弁理士法人快友国際特許事務所
主分類H01L 29/78 20060101AFI20240716BHJP(基本的電気素子)
要約【課題】バリア領域と接続部を有するスイッチング素子において、ゲート電位を上昇させるときの漏れ電流を抑制する。
【解決手段】半導体装置であって、トレンチ内にゲート電極を有する。半導体基板が、前記ゲート絶縁膜に接する第1n型領域と、前記第1n型領域の下側の前記側面で前記ゲート絶縁膜に接するp型の上部ボディ領域と、前記上部ボディ領域の下側の前記側面で前記ゲート絶縁膜に接するn型のバリア領域と、前記バリア領域の下側の前記側面で前記ゲート絶縁膜に接するp型の下部ボディ領域と、前記バリア領域と前記上部電極とを電気的に接続する接続部と、前記下部ボディ領域の下側の前記側面で前記ゲート絶縁膜に接するn型のドリフト領域と、前記下部電極に接する第2n型領域を有する。前記ゲート絶縁膜の下側部分が、前記ゲート絶縁膜の上側部分よりも厚い。
【選択図】図2
特許請求の範囲【請求項１】
半導体装置であって、
上面にトレンチ（１４）が設けられた半導体基板（１２）と、
前記トレンチの内面を覆うゲート絶縁膜（１６）と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極（１８）と、
前記半導体基板の前記上面に接する上部電極（２２）と、
前記半導体基板の下面に接する下部電極（２４）、
を有し、
前記半導体基板が、
前記上部電極に接しており、前記トレンチの側面で前記ゲート絶縁膜に接する第１ｎ型領域（３２）と、
前記第１ｎ型領域の下側の前記側面で前記ゲート絶縁膜に接するｐ型の上部ボディ領域（３４）と、
前記上部ボディ領域の下側の前記側面で前記ゲート絶縁膜に接するｎ型のバリア領域（３６）と、
前記バリア領域の下側の前記側面で前記ゲート絶縁膜に接しており、前記バリア領域によって前記上部ボディ領域から分離されているｐ型の下部ボディ領域（３８）と、
前記バリア領域と前記上部電極とを電気的に接続する接続部（４０）と、
前記下部ボディ領域の下側の前記側面で前記ゲート絶縁膜に接するｎ型のドリフト領域（４２）と、
前記ドリフト領域よりも高いｎ型不純物濃度を有し、前記ドリフト領域の下側に配置されており、前記下部電極に接する第２ｎ型領域（４６、１４４）、
を有し、
前記ゲート絶縁膜のうちの前記下部ボディ領域に接する範囲内の部分である下側部分（１６ｂ）が、前記ゲート絶縁膜のうちの前記上部ボディ領域に接する範囲内の部分である上側部分（１６ａ）よりも厚い、
半導体装置。
続きを表示（約 500 文字）【請求項２】
前記ゲート絶縁膜が、前記上側部分から前記下側部分に向かうにしたがって厚さが増加する厚さ変化部（１６ｃ）を有しており、
前記厚さ変化部が、前記バリア領域に接する範囲内に配置されている、
請求項１に記載の半導体装置。
【請求項３】
前記下部ボディ領域のｐ型不純物濃度が、前記上部ボディ領域のｐ型不純物濃度よりも低い、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板が、前記ドリフト領域の下側に配置されており、前記下部電極に接するｐ型のコレクタ領域（４４）を有する請求項１または２に記載の半導体装置。
【請求項５】
前記接続部が、ｎ型半導体により構成されており、前記上部電極にショットキー接触している、請求項１または２に記載の半導体装置。
【請求項６】
前記接続部と前記上部電極の間のショットキー障壁が０．７ｅＶ以下である、請求項５に記載の半導体装置。
【請求項７】
前記上側部分が前記下側部分とは異なる材料によって構成されている、請求項１または２に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置に関する。
続きを表示（約 2,900 文字）【０００２】
特許文献１に開示の半導体装置は、ＩＧＢＴ（insulated gate bipolar transistor）とダイオードを有している。ＩＧＢＴ領域とダイオード領域に跨って、ｎ型のドリフト領域が分布している。ＩＧＢＴ領域内では、ドリフト領域の上部にｐ型のボディ領域が設けられている。ボディ領域は、ｎ型のバリア領域によって上部ボディ領域と下部ボディ領域に分離されている。バリア領域は、接続部（より具体的には、ｎ型の接続領域）によって上部電極に電気的に接続されている。ダイオード領域内では、ドリフト領域の上部にｐ型のアノード領域が設けられており、ドリフト領域の下部にｎ型のカソード領域が設けられている。アノード領域は上部電極に接しており、カソード領域は下部電極に接している。ダイオードがオンすると、アノード領域からドリフト領域を介してカソード領域にホールが流れる。このとき、ＩＧＢＴ領域内のボディ領域からも、ドリフトを介してカソード領域にホールが流れる。このようにボディ領域からカソード領域にホールが注入されると、その後にダイオードが逆回復動作をするときに損失が生じやすい。特許文献１の半導体装置では、バリア領域と接続部を設けることで、ダイオードがオンしているときにＩＧＢＴ領域内のボディ領域からドリフトへホールが流れることを抑制する。これによって、逆回復損失が抑制される。なお、特許文献１では、ＩＧＢＴとダイオードを有する半導体装置においてバリア領域と接続部を設けているが、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）にバリア領域と接続部を設けることもできる。ＭＯＳＦＥＴにバリア領域と接続部を設けると、ＭＯＳＦＥＴのボディダイオードの逆回復動作時における損失を抑制できる。
【先行技術文献】
【特許文献】
【０００３】
国際公開第ＷＯ２０１５／０２９１１６
【発明の概要】
【発明が解決しようとする課題】
【０００４】
バリア領域と接続部を有するスイッチング素子では、ゲート電位を上昇させるときに、ゲート電位がゲート閾値に達していないにもかかわらず微小な漏れ電流が発生する場合がある。本明細書では、ゲート電位を上昇させるときの漏れ電流を抑制する技術を提案する。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体装置は、半導体基板と、ゲート絶縁膜と、ゲート電極と、上部電極と、下部電極を有する。前記半導体基板の上面に、トレンチが設けられている。前記ゲート絶縁膜は、前記トレンチの内面を覆っている。前記ゲート電極は、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記上部電極は、前記半導体基板の前記上面に接している。前記下部電極は、前記半導体基板の下面に接している。前記半導体基板が、第１ｎ型領域と、上部ボディ領域と、バリア領域と、下部ボディ領域と、接続部と、ドリフト領域と、第２ｎ型領域を有している。前記第１ｎ型領域は、前記上部電極に接しており、前記トレンチの側面で前記ゲート絶縁膜に接している。前記上部ボディ領域は、前記第１ｎ型領域の下側の前記側面で前記ゲート絶縁膜に接するｐ型領域である。前記バリア領域は、前記上部ボディ領域の下側の前記側面で前記ゲート絶縁膜に接するｎ型領域である。前記下部ボディ領域は、前記バリア領域の下側の前記側面で前記ゲート絶縁膜に接しており、前記バリア領域によって前記上部ボディ領域から分離されているｐ型領域である。前記接続部は、前記バリア領域と前記上部電極とを電気的に接続している。前記ドリフト領域は、前記下部ボディ領域の下側の前記側面で前記ゲート絶縁膜に接するｎ型領域である。前記第２ｎ型領域は、前記ドリフト領域よりも高いｎ型不純物濃度を有し、前記ドリフト領域の下側に配置されており、前記下部電極に接している。前記ゲート絶縁膜のうちの前記下部ボディ領域に接する範囲内の部分である下側部分が、前記ゲート絶縁膜のうちの前記上部ボディ領域に接する範囲内の部分である上側部分よりも厚い。
【０００６】
なお、上記半導体装置は、ＩＧＢＴとダイオードを備える半導体装置であってもよいし、ＭＯＳＦＥＴであってもよい。ＩＧＢＴとダイオードを備える半導体装置においては、前記第１ｎ型領域はＩＧＢＴのエミッタ領域であり、前記第２ｎ型領域はダイオードのカソード領域である。ＭＯＳＦＥＴにおいては、前記第１ｎ型領域はソース領域であり、前記第２ｎ型領域はドレイン領域である。また、上記接続部は、バリア領域から上部電極まで伸びるｎ型の接続領域であってもよいし、バリア領域から上部電極まで伸びる導電性部材であってもよい。
【０００７】
上述したように、バリア領域と接続部を有する従来のスイッチング素子では、ゲート電位を上昇させるときに漏れ電流が発生する。この漏れ電流は、下部ボディ領域に形成されるチャネルと接続部を介して流れていることが判明した。これに対し、本明細書が開示する半導体装置では、ゲート絶縁膜のうちの下部ボディ領域に接する範囲内の部分である下側部分が、ゲート絶縁膜のうちの上部ボディ領域に接する範囲内の部分である上側部分よりも厚い。この構成によれば、上部ボディ領域において下部ボディ領域に比べてチャネルが形成され易くなる。したがって、下部ボディ領域にチャネルが形成されるときに、上部ボディ領域のチャネルと下部ボディ領域のチャネルを通って電流が流れやすくなり、接続部と下部ボディ領域のチャネルを通って流れる漏れ電流を抑制できる。
【図面の簡単な説明】
【０００８】
実施例の半導体装置１０の断面図。
実施例の半導体装置１０のトレンチ周辺の拡大断面図。
比較例の半導体装置のトレンチ周辺の拡大断面図。
比較例の半導体装置の電流Ｉｃの立ち上がり特性を示すグラフ。
バリア領域と接続部を有さないＩＧＢＴの正常品と異常品についての電流Ｉｃの立ち上がり特性を示すグラフ。
ゲート絶縁膜の形成方法の説明図。
変形例１の半導体装置のトレンチ周辺の拡大断面図。
変形例２の半導体装置の断面図。
変形例３の半導体装置の断面図。
【発明を実施するための形態】
【０００９】
本明細書が開示する一例の半導体装置では、前記ゲート絶縁膜が、前記上側部分から前記下側部分に向かうにしたがって厚さが増加する厚さ変化部を有していてもよい。この場合、前記厚さ変化部が、前記バリア領域に接する範囲内に配置されていてもよい。
【００１０】
厚さ変化部が上部ボディ領域や下部ボディ領域の範囲内に存在していると、半導体装置の量産時にゲート閾値のばらつきが大きくなる。上記のように、厚さ変化部がバリア領域に接する範囲内に配置されていると、ゲート閾値のばらつきを抑制できる。
（【００１１】以降は省略されています）

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