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公開番号2025141779
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024199384
出願日2024-11-15
発明の名称半導体装置
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H10B 99/00 20230101AFI20250919BHJP()
要約【課題】電気的特性及び集積度が向上された半導体装置を提供する。
【解決手段】本発明概念の一部の実施形態による半導体装置は、第1領域及び前記第1領域と離隔される第2領域を含む基板、前記第1領域に接するセル積層構造体、及び前記第2領域に接する周辺ゲート構造体を含む。前記セル積層構造体は、互いに重畳されるチャンネルパターン、前記チャンネルパターンのうちで少なくとも1つに電気的に連結され、第1方向に延在するビットライン、及び前記第1方向と交差する第2方向に延在するワードラインを含む。
【選択図】図2C

特許請求の範囲【請求項１】
半導体装置であって、当該半導体装置は、
第1領域及び前記第1領域と離隔される第2領域を含む基板と、
前記第1領域に接するセル積層構造体と、
前記第2領域に接する周辺ゲート構造体と、を含み、
前記セル積層構造体は、
互いに重畳されるチャンネルパターンと、
前記チャンネルパターンの中で少なくとも1つに電気的に連結され、第1方向に延在するビットラインと、
前記第1方向と交差する第2方向に延在するワードラインと、を含む、
半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記周辺ゲート構造体は、
前記第2領域の上面に接する周辺ゲート絶縁膜と、
前記周辺ゲート絶縁膜の上の周辺ゲート電極と、を含む、請求項1に記載の半導体装置。
【請求項３】
前記チャンネルパターンは、
前記周辺ゲート構造体と同じレベルに配置される第1チャンネルパターンと、
前記周辺ゲート構造体より高いレベルに配置される第2チャンネルパターンと、を含む、請求項1に記載の半導体装置。
【請求項４】
前記セル積層構造体と前記周辺ゲート構造体との間の分離構造体をさらに含み、
前記分離構造体は、前記第1領域及び前記第2領域の間に配置される、請求項1に記載の半導体装置。
【請求項５】
前記周辺ゲート構造体を覆うライナーと、
前記ライナーと前記第2領域との間の介在絶縁パターンと、をさらに含む、請求項4に記載の半導体装置。
【請求項６】
前記介在絶縁パターンは、前記ライナーの下面及び前記分離構造体の側壁に接する、請求項5に記載の半導体装置。
【請求項７】
前記セル積層構造体は、前記ワードラインに接するワードラインコンタクトをさらに含み、
前記ワードラインコンタクトは、前記周辺ゲート構造体より高いレベルに配置される、請求項1に記載の半導体装置。
【請求項８】
前記周辺ゲート構造体に接する周辺ゲートコンタクトをさらに含み、
前記周辺ゲートコンタクトの長さは、前記ワードラインコンタクトの長さより大きい、請求項7に記載の半導体装置。
【請求項９】
半導体装置であって、当該半導体装置は、
第1領域及び前記第1領域と離隔される第2領域を含む基板と、
前記第1領域の上のセル積層構造体と、
前記第2領域の上のダミー積層構造体と、
前記セル積層構造体及び前記ダミー積層構造体の上の半導体構造体と、
前記半導体構造体の上の周辺ゲート構造体と、を含み、
前記セル積層構造体は、互いに交互に積層されるチャンネルパターン及び絶縁パターンを含み、
前記ダミー積層構造体は、互いに交互に積層されるダミーチャンネルパターン及びダミーパターンを含む、
半導体装置。
【請求項１０】
前記半導体構造体は、
前記セル積層構造体及び前記ダミー積層構造体の上のシード膜と、
前記シード膜の上の半導体膜と、を含む、請求項9に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は半導体装置に関し、さらに詳細には、周辺ゲート構造体を含む半導体装置に関するものである。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
小型化、多機能化、及び/又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は、論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド(hybrid)半導体素子等に区分されてもよい。
【０００３】
最近、電子機器の高速化、低消費電力化に応じて、これに内装される半導体素子もやはり速い動作速度及び/又は低い動作電圧等が要求されており、これを充足させるためには、より高集積化された半導体素子が必要である。但し、半導体素子の高集積化が深化されるのに伴い、半導体素子の電気的特性及び生産収率を減少させることができる。したがって、半導体素子の電気的特性及び生産収率を向上させるための研究が数多く進行されている。
【先行技術文献】
【特許文献】
【０００４】
米国特許11,637,104 B2号公報
【発明の概要】
【０００５】
[発明が解決しようとする課題]
本発明が解決しようとする課題は、電気的特性及び集積度を向上させた半導体装置を提供することである。
【０００６】
[課題を解決するための手段]
一部の実施形態による半導体装置は、第1領域及び前記第1領域と離隔される第2領域を含む基板、前記第1領域に接するセル積層構造体、及び前記第2領域に接する周辺ゲート構造体を含み、前記セル積層構造体は、互いに重畳されるチャンネルパターン、前記チャンネルパターンの中で少なくとも1つに電気的に連結され、第1方向に延在するビットライン、及び前記第1方向と交差する第2方向に延在するワードラインを含んでもよい。
【０００７】
一部の実施形態による半導体装置は、第1領域及び前記第1領域と離隔される第2領域を含む基板、前記第1領域の上のセル積層構造体、前記第2領域の上のダミー積層構造体、前記セル積層構造体及び前記ダミー積層構造体の上の半導体構造体、及び前記半導体構造体の上の周辺ゲート構造体を含み、前記セル積層構造体は、互いに交互に積層されるチャンネルパターン及び絶縁パターンを含み、前記ダミー積層構造体は、互いに交互に積層されるダミーチャンネルパターン及びダミーパターンを含んでもよい。
【０００８】
一部の実施形態による半導体装置は、第1領域及び前記第1領域と離隔される第2領域を含む基板、前記第1領域に接するセル積層構造体、前記第2領域に接する周辺ゲート絶縁膜、前記周辺ゲート絶縁膜の上の周辺ゲート電極、前記周辺ゲート電極の上の周辺ゲートキャッピング膜、前記周辺ゲートキャッピング膜を覆うライナー、及び前記ライナー及び前記周辺ゲートキャッピング膜を貫通して前記周辺ゲート電極に接する周辺ゲートコンタクトを含み、前記セル積層構造体は、データ格納構造体、前記データ格納構造体と離隔されるビットライン、前記ビットラインと前記データ格納構造体との間に配置され、互いに重畳されるチャンネルパターン、及び前記ビットラインと前記データ格納構造体との間に配置されるワードラインを含んでもよい。
【０００９】
一部の実施形態による半導体装置の製造方法は、第1領域及び前記第1領域と離隔される第2領域を含む基板を提供するステップと、前記基板上に犠牲膜及び予備チャンネル膜を形成するステップと、前記予備チャンネル膜及び前記犠牲膜を蝕刻するステップと、前記予備チャンネル膜が蝕刻されて、前記第1領域と重畳される予備チャンネルパターン及び前記第2領域と重畳される犠牲チャンネルパターンに分離され、前記犠牲膜が蝕刻されて、前記第1領域と重畳される犠牲パターン及び前記第2領域と重畳されるダミー犠牲パターンに分離され、ワードラインホールを形成して、前記予備チャンネルパターンをチャンネルパターンに分離するステップと、前記犠牲パターンを絶縁パターンで置き換えるステップと、前記ワードラインホールの中にワードラインを形成するステップと、前記犠牲チャンネルパターン及び前記ダミー犠牲パターンを除去して、前記第2領域を露出させるステップと、及び前記第2領域の上に周辺ゲート構造体を形成するステップと、を含んでもよい。
【００１０】
一部の実施形態による半導体装置の製造方法は、第1領域及び前記第1領域と離隔される第2領域を含む基板を提供するステップと、前記第1領域の上にセル積層構造体を形成し、前記第2領域の上にダミー積層構造体を形成するステップと、前記セル積層構造体及び前記ダミー積層構造体の上に半導体構造体を形成するステップと、及び前記半導体構造体の上に周辺ゲート構造体を形成するステップと、を含んでもよい。
（【００１１】以降は省略されています）

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