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公開番号2025168280
公報種別公開特許公報(A)
公開日2025-11-07
出願番号2025067603
出願日2025-04-16
発明の名称半導体パッケージング用フィルム及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類B32B 27/00 20060101AFI20251030BHJP(積層体)
要約【課題】半導体パッケージング工程の内のチップのピックアップ時に要求される粘着力を低く設定することができる半導体パッケージ用フィルム及びその製造方法を提供する。
【解決手段】本発明による半導体パッケージング用フィルムは、基材層、中間層、及び粘着層を含む半導体パッケージング用フィルムにおいて、前記中間層は、ポリボロシロキサン(Polyborosiloxane)を含むことを特徴とする。また、他の実施形態による半導体パッケージング用フィルムは、基材層及び粘着層を含む半導体パッケージング用フィルムにおいて、前記粘着層は、ポリボロシロキサン(Polyborosiloxane)を含むことを特徴とする。
【選択図】図4

特許請求の範囲【請求項１】
基材層、中間層、及び粘着層を含む半導体パッケージング用フィルムにおいて、
前記中間層は、ポリボロシロキサン（Ｐｏｌｙｂｏｒｏｓｉｌｏｘａｎｅ）を含むことを特徴とする半導体パッケージング用フィルム。
続きを表示（約 820 文字）【請求項２】
前記中間層は、ポリジメチルシロキサン（Ｐｏｌｙｄｉｍｅｔｈｙｌｓｉｌｏｘａｎｅ）をさらに含むことを特徴とする請求項１に記載の半導体パッケージング用フィルム。
【請求項３】
前記ポリジメチルシロキサン（Ｐｏｌｙｄｉｍｅｔｈｙｌｓｉｌｏｘａｎｅ）の含量は、前記ポリボロシロキサン（Ｐｏｌｙｂｏｒｏｓｉｌｏｘａｎｅ）１００重量部を基準として、０超過１００重量部以下であることを特徴とする請求項２に記載の半導体パッケージング用フィルム。
【請求項４】
前記基材層の第１基材層表面及び第２基材層表面の内の少なくとも一面上に配置されるバッファ層をさらに含むことを特徴とする請求項３に記載の半導体パッケージング用フィルム。
【請求項５】
前記基材層の厚さは、３０μｍ～１５０μｍであることを特徴とする請求項１に記載の半導体パッケージング用フィルム。
【請求項６】
前記中間層の厚さは、５μｍ～５０μｍであることを特徴とする請求項１に記載の半導体パッケージング用フィルム。
【請求項７】
前記粘着層の厚さは、５μｍ～２０μｍであることを特徴とする請求項１に記載の半導体パッケージング用フィルム。
【請求項８】
前記基材層は、ポリオレフィン（Ｐｏｌｙｏｌｅｆｉｎ）基盤の基材層であることを特徴とする請求項１に記載の半導体パッケージング用フィルム。
【請求項９】
前記粘着層は、減圧粘着剤（ＰｒｅｓｓｕｒｅＳｅｎｓｉｔｉｖｅＡｄｈｅｓｉｖｅ）を含むことを特徴とする請求項１に記載の半導体パッケージング用フィルム。
【請求項１０】
前記粘着層は、活性エネルギー線硬化型アクリル系粘着剤を含むことを特徴とする請求項１に記載の半導体パッケージング用フィルム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージング用フィルムに関し、特に、半導体パッケージング工程の内のチップのピックアップ時に要求される粘着力を低く設定することができる半導体パッケージ用フィルム及びその製造方法に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
半導体パッケージングに使用される商用化されたダイシングテープ（Ｄｉｃｉｎｇｔａｐｅ）の場合、テープの基材として、ポリオレフィン（Ｐｏｌｙｏｌｅｆｉｎ：ＰＯ）を主成分とした単一層であるか、その多重層を適用する場合が多く、そのような層は、別途の特殊な性質を有していない。
また、基材上に配置される粘着層の場合、光硬化を通じて粘着層の凝集力を向上させる原理を使用することが一般的であるが、単に、光硬化戦略だけでは、パッケージング工程の内のチップのピックアップ（Ｐｉｃｋ－ｕｐ）時に、チップに対するストレス（Ｓｔｒｅｓｓ）が依然として急増し、チップのクラック（Ｃｒａｃｋ）が多発する現象が発生している。
【０００３】
一方、そのような状況において、近年、人工知能（ＡｒｔｉｆｉｃｉａｌＩｎｔｅｌｌｉｇｅｎｃｅ：ＡＩ）に関する産業が発達するにつれて、高域幅メモリ（ＨｉｇｈＢａｎｄｗｉｄｔｈＭｅｍｏｒｙ：ＨＢＭ）に対する需要が増大しており、高域幅メモリにおいても、積層数の拡張が、すなわち高域幅メモリの性能を左右するので、“ＨＢＭ３８Ｈ”、“ＨＢＭ４８Ｈ”、“ＨＢＭ４１２Ｈ”、“ＨＢＭ４１６Ｈ”のように積層数の拡張によって製造されるメモリチップの厚さ増加が不可避な実情である。
したがって、そのようなメモリチップの厚さ増加を防止するために、メモリチップの厚さを既存よりもさらに薄く設定する必要があり、その場合、半導体パッケージング工程の内のチップのピックアップ時に要求される粘着力が、現在のレベル（１００％基準）の約２０％未満に該当するレベルに低く設定される必要がある。
【０００４】
しかし、現在使用されるダイシングテープなどの単純光硬化を介したチップのピックアップ特性は、粘着力の低下により限界に達している状況であり、粘着層内の減圧粘着剤（ＰｒｅｓｓｕｒｅＳｅｎｓｉｔｉｖｅＡｄｈｅｓｉｖｅ：ＰＳＡ）自体の性能開発も、ピックアップ問題の持続により限界に至った状況であると見られる。
したがって、現在、多層メモリチップの厚さ減少が持続的に要求されることにより、新規なコンセプト（Ｃｏｎｃｅｐｔ）の半導体パッケージ用フィルムに対する開発の必要性も増大している。
上述した情報は、本開示の理解の一助となるための背景技術（ｒｅｌａｔｅｄａｒｔ）として提供されうる。上述した内容のうちいかなるものでも、本開示に係わる従来技術（ｐｒｉｏｒａｒｔ）として適用され得ない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来の半導体パッケージング用フィルムにおける課題に鑑みてなされたものであって、本発明の目的は、半導体パッケージング工程の内のチップのピックアップ時に要求される粘着力を低く設定することができる半導体パッケージ用フィルム及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による半導体パッケージング用フィルムは、基材層、中間層、及び粘着層を含む半導体パッケージング用フィルムにおいて、前記中間層は、ポリボロシロキサン（Ｐｏｌｙｂｏｒｏｓｉｌｏｘａｎｅ）を含むことを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体パッケージング用フィルムは、基材層及び粘着層を含む半導体パッケージング用フィルムにおいて、前記粘着層は、ポリボロシロキサン（Ｐｏｌｙｂｏｒｏｓｉｌｏｘａｎｅ）を含むことを特徴とする。
【０００８】
上記目的を達成するためになされた本発明による半導体パッケージング用フィルムの製造方法は、第１基材層表面及び第２基材層表面を含む基材層を準備する段階と、前記基材層の前記第１基材層表面及び前記第２基材層表面の内の少なくとも一面に、ポリボロシロキサン（Ｐｏｌｙｂｏｒｏｓｉｌｏｘａｎｅ）組成物をコーティング及び乾燥して、中間層を形成する段階と、前記中間層上に粘着層を形成する段階と、を有することを特徴とする。
【発明の効果】
【０００９】
半導体パッケージング用フィルム及びその製造方法によれば、ポリボロシロキサン（Ｐｏｌｙｂｏｒｏｓｉｌｏｘａｎｅ）を用いて、せん断率の増加、粘度の増加、ダイレイタント（Ｄｉｌａｔａｎｔ）の特性を有する１つ以上の層を有する半導体パッケージ用フィルムをなすことで、せん断力の付加後、フィルムの粘着力を効率よく下向きにすることができる。
【図面の簡単な説明】
【００１０】
本発明の一実施形態による半導体パッケージング用フィルムの主要構成を示す断面図である。
本発明の他の実施形態による半導体パッケージング用フィルムの主要構成を示す断面図である。
本発明の一実施形態による半導体パッケージング用フィルムに含まれるポリボロシロキサン（Ｐｏｌｙｂｏｒｏｓｉｌｏｘａｎｅ）の例示的な構造を示す化学式図である。
半導体の開発方向に応じて半導体パッケージング用フィルムに要求される粘着特性を示す図面である。
チップのエジェクション（Ｅｊｅｃｔｉｏｎ）工程においてクラック（Ｃｒａｃｋ）が発生する過程を模式的に示す側面図である。
本発明の一実施形態に従いチップをピックアップ（Ｐｉｃｋ－ｕｐ）する前に冷却（Ｃｈｉｌｌ）及び拡張（Ｅｘｐａｎｄ）を経る半導体チップのパッケージング工程の一部を概略的に示す図である。
図６Ａにおいてチップの端部で誘発されるチップ／テープ剥離現象を概略的に示す図である。
本発明の一実施形態によるフィルムをダイシングテープとして使用する場合において、ピックアップ（Ｐｉｃｋ－ｕｐ）時に発生するストレス（Ｓｔｒｅｓｓ）を示す図である。
ポリボロシロキサン（Ｐｏｌｙｂｏｒｏｓｉｌｏｘａｎｅ）を含む中間層の有無による付着物（Ａｄｈｅｒｅｎｄ）との含浸特性の変化を示す図である。
本発明の一実施形態による半導体パッケージ用フィルムの主要構成の一例を示す断面図である。
本発明のさらに他の実施形態による半導体パッケージング用フィルムの主要構成の例を示す断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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