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公開番号2025170748
公報種別公開特許公報(A)
公開日2025-11-19
出願番号2025047417
出願日2025-03-21
発明の名称半導体装置
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10D 89/00 20250101AFI20251112BHJP()
要約【課題】電気的特性及び集積度がより向上された半導体装置を提供する。
【解決手段】半導体装置は、下部配線を含む下部配線層LMSと、上部配線を含む上部配線層UMSと、下部配線層LMSと上部配線層UMSの間に配置されるパワーゲーティングセルPGCとを有し、パワーゲーティングセルは、第1、第2下部ソース/ドレーンパターンLSD1、LSD2及びそれを接続する第1チャンネルパターンSP1を含む基板100の上の下部活性領域LAR1と、第1、第2上部ソース/ドレーンパターンUSD1、USD2と下部活性領域上とに積層される上部活性領域UAR1と、第1チャンネルパターンを囲み、基板の上面と平行である第1方向に延長されるパワーゲート電極PGEと、を含み、下部配線層LMSは、第1下部ソース/ドレーンパターンと接続されるグローバルパワーライン及び第2下部ソース/ドレーンパターンと接続されるローカルパワーラインを含む。
【選択図】図5A
特許請求の範囲【請求項１】
下部配線を含む下部配線層と、
上部配線を含む上部配線層と、
前記下部配線層と前記上部配線層との間に配置されるパワーゲーティングセルと、を有し、
前記パワーゲーティングセルは、
基板の上の第１活性領域と、
ここで、前記第１活性領域は、第１及び第２下部ソース／ドレーンパターン及び前記第１及び第２下部ソース／ドレーンパターンを接続する第１チャンネルパターンを含み、
前記第１活性領域上に積層される第２活性領域と、
ここで、前記第２活性領域は、第１及び第２上部ソース／ドレーンパターンを含み、
前記第１チャンネルパターンを囲み、前記基板の上面と平行である第１方向に延長されるパワーゲート電極と、を含み、
前記下部配線層は、
前記第１下部ソース／ドレーンパターンと接続されるグローバルパワーラインと、
前記第２下部ソース／ドレーンパターンと接続されるローカルパワーラインと、を含むことを特徴とする半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記グローバルパワーライン及び前記ローカルパワーラインは、前記基板の上面と平行であり、前記第１方向と交差する第２方向に沿って延長され、
前記グローバルパワーラインは、平面視において、前記パワーゲート電極を介して前記ローカルパワーラインと前記第２方向に互いに離隔されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２下部ソース／ドレーンパターンと前記第２上部ソース／ドレーンパターンを接続する貫通活性コンタクトをさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記上部配線層は、前記貫通活性コンタクトと接続される上部ローカルパワーラインをさらに含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記上部ローカルパワーラインの線幅は、前記上部配線の線幅より大きいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記パワーゲート電極と平行に前記第１方向に延長され、前記第１下部ソース／ドレーンパターンと接する第１分離パターンと、
前記パワーゲート電極と平行に前記第１方向に延長され、前記第２下部ソース／ドレーンパターンと接する第２分離パターンと、をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２分離パターンは、垂直に延長されて前記第２上部ソース／ドレーンパターンと接することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２活性領域は、前記第１上部ソース／ドレーンパターンと前記第２上部ソース／ドレーンパターンとの間の第３分離パターンをさらに含み、
前記第３分離パターンは、前記パワーゲート電極と重畳されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２下部ソース／ドレーンパターンと前記第２上部ソース／ドレーンパターンを接続する貫通活性コンタクトをさらに有し、
前記貫通活性コンタクトは、前記第２分離パターンと前記第３分離パターンとの間に配置されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１、第２、及び第３分離パターンは、絶縁物質でなされることを特徴とする請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は半導体装置に関し、特に、電気的特性及び集積度が向上された半導体装置に関する。
続きを表示（約 3,900 文字）【背景技術】
【０００２】
半導体装置は、ＭＯＳ電界効果トランジスタ（ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ）で構成された集積回路を含むものがある。
半導体装置のサイズ及びデザインルール（Ｄｅｓｉｇｎｒｕｌｅ）がだんだん縮小されることにつれ、ＭＯＳ電界効果トランジスタのサイズ縮小（ｓｃａｌｅｄｏｗｎ）もますます加速化されている。
ＭＯＳ電界効果トランジスタのサイズ縮小に応じて半導体装置の動作特性が低下する可能性がある。
したがって、半導体装置の高集積化に応じる限界を克服しながら、より優れた性能を、半導体装置を形成するための様々な方法が研究され、開発の課題となっている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１１，７３５，５２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は上記従来の半導体装置における課題に鑑みてなされたものであって、本発明の目的は、電気的特性及び集積度がより向上された半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明による半導体装置は、下部配線を含む下部配線層と、上部配線を含む上部配線層と、前記下部配線層と前記上部配線層との間に配置されるパワーゲーティングセルと、を有し、前記パワーゲーティングセルは、基板の上の第１活性領域と、ここで、前記第１活性領域は、第１及び第２下部ソース／ドレーンパターン及び前記第１及び第２下部ソース／ドレーンパターンを接続する第１チャンネルパターンを含み、前記第１活性領域上に積層される第２活性領域と、ここで、前記第２活性領域は、第１及び第２上部ソース／ドレーンパターンを含み、前記第１チャンネルパターンを囲み、前記基板の上面と平行である第１方向に延長されるパワーゲート電極と、を含み、前記下部配線層は、前記第１下部ソース／ドレーンパターンと接続されるグローバルパワーラインと、前記第２下部ソース／ドレーンパターンと接続されるローカルパワーラインと、を含むことを特徴とする。
【０００６】
また、上記目的を達成するためになされた本発明による半導体装置は、基板の上の第１活性領域と、ここで、前記第１活性領域は、第１及び第２下部ソース／ドレーンパターン及び前記前記第１下部ソース／ドレーンパターンと第２下部ソース／ドレーンパターンとを接続する第１チャンネルパターンを含み、前記第１活性領域上に積層される第２活性領域と、ここで、前記第２活性領域は、第１及び第２上部ソース／ドレーンパターンを含み、前記基板の上面と平行である第１方向に沿って延長され、前記第１チャンネルパターンを囲むパワーゲート電極と、前記基板の下面上に配置され、前記第１下部ソース／ドレーンパターンと接続されるグローバルパワーラインと、前記基板の前記下面上に配置され、前記第２下部ソース／ドレーンパターンと接続される第１ローカルパワーラインと、前記第２下部ソース／ドレーンパターンと前記第２上部ソース／ドレーンパターンとを接続する貫通活性コンタクトと、前記基板の前記上面上に配置され、前記貫通活性コンタクトと接続される第２ローカルパワーラインと、を有することを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体装置は、基板の上の第１活性領域と、ここで、前記第１活性領域は、第１及び第２下部ソース／ドレーンパターン及び前記第１下部ソース／ドレーンパターンと第２下部ソース／ドレーンパターンとを接続する第１チャンネルパターンを含み、前記第１活性領域上に積層される第２活性領域と、ここで、前記第２活性領域は、第１及び第２上部ソース／ドレーンパターンを含み、前記基板の上面と平行である第１方向に沿って延長され、前記第１チャンネルパターンを囲むパワーゲート電極と、前記パワーゲート電極と第２方向に離隔し、前記第１下部ソース／ドレーンパターンと接する第１分離パターンと、前記パワーゲート電極と前記第２方向に離隔し、前記第２下部ソース／ドレーンパターン及び前記第２上部ソース／ドレーンパターンと接する第２分離パターンと、前記第１上部ソース／ドレーンパターンと第２上部ソース／ドレーンパターンとの間に配置され、前記パワーゲート電極と重畳される第３分離パターンと、前記第１方向に沿って延長され、前記第１分離パターン上に積層された第２チャンネルパターンを囲むダミーゲート電極と、前記基板の下面上に提供され、前記第１下部ソース／ドレーンパターンと接続されるグローバルパワーラインと、前記基板の下面上に提供され、前記第２下部ソース／ドレーンパターンと接続される第１ローカルパワーラインと、前記グローバルパワーラインと前記第１下部ソース／ドレーンパターンとの間の第１下部活性コンタクトと、前記第１ローカルパワーラインと前記第２下部ソース／ドレーンパターンとの間の第２下部活性コンタクトと、前記第２下部ソース／ドレーンパターンと前記第２上部ソース／ドレーンパターンを接続する貫通活性コンタクトと、前記基板の前記上面上に配置され、前記貫通活性コンタクトと接続される第２ローカルパワーラインと、を有することを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体装置によれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが垂直に積層される構造でパワーゲーティングセルが提供することによって、半導体装置の消耗電力を低減し、性能を向上させる。
また、貫通活性コンタクトを通じてローカルパワーラインが半導体装置の上部と下部に提供されるので、パワーゲーティングセルからロジックセルを接続する配線自由度が向上される。
【図面の簡単な説明】
【０００９】
本発明の実施形態による半導体装置のロジックセルを説明するための概念図である。
本発明の実施形態による半導体装置のロジックセルを説明するための概念図である。
本発明の実施形態による半導体装置のパワーゲーティング回路及びロジック回路を示す図である。
本発明の実施形態によるパワーゲーティングセルを含む半導体装置の平面図である。
本発明の実施形態によるパワーゲーティングセルを含む半導体装置の底面図である。
図４Ａ及び図４ＢのＡ－Ａ’線に沿って切断した断面図である。
図４Ａ及び図４ＢのＢ－Ｂ’線に沿って切断した断面図である。
図４Ａ及び図４ＢのＣ－Ｃ’線に沿って切断した断面図である。
図４Ａ及び図４ＢのＤ－Ｄ’線に沿って切断した断面図である。
図４Ａ及び図４ＢのＥ－Ｅ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置のパワーゲーティング回路及びロジック回路を示す図である。
本発明の実施形態によるパワーゲーティングセルを含む半導体装置の平面図である。
本発明の実施形態によるパワーゲーティングセルを含む半導体装置の底面図である。
図７Ａ及び図７ＢのＡ－Ａ’線に沿って切断した断面図である。
図７Ａ及び図７ＢのＢ－Ｂ’線に沿って切断した断面図である。
図７Ａ及び図７ＢのＣ－Ｃ’線に沿って切断した断面図である。
図７Ａ及び図７ＢのＤ－Ｄ’線に沿って切断した断面図である。
図７Ａ及び図７ＢのＥ－Ｅ’線に沿って切断した断面図である。
本発明の実施形態によるパワーゲーティングセルを含む半導体装置の平面図である。
本発明の実施形態によるパワーゲーティングセルを含む半導体装置の底面図である。
図９Ａ及び図９ＢのＡ－Ａ’線に沿って切断した断面図である。
図９Ａ及び図９ＢのＢ－Ｂ’線に沿って切断した断面図である。
図９Ａ及び図９ＢのＣ－Ｃ’線に沿って切断した断面図である。
図９Ａ及び図９ＢのＤ－Ｄ’線に沿って切断した断面図である。
図９Ａ及び図９ＢのＥ－Ｅ’線に沿って切断した断面図である。
本発明の実施形態によるパワーゲーティングセルを含む半導体装置の底面図である。
図１１のＥ－Ｅ’線に沿って切断した断面図である。
本発明の実施形態によるパワーゲーティングセルを含む半導体装置の平面図である。
図１３のＥ－Ｅ’線に沿って切断した断面図である。
本発明の実施形態によるパワーゲーティングセルを含む半導体装置の平面図である。
図１５のＢ－Ｂ’線に沿って切断した断面図である。
図１５のＥ－Ｅ’線に沿って切断した断面図である。
本発明の実施形態によるパワーゲーティングセルを含む半導体装置の平面図である。
本発明の実施形態によるパワーゲーティングセルを含む半導体装置の背面図である。
図１８Ａ及び図１８ＢのＡ－Ａ’線に沿って切断した断面図である。
図１８Ａ及び図１８ＢのＢ－Ｂ’線に沿って切断した断面図である。
【発明を実施するための形態】
【００１０】
次に、本発明に係る半導体装置を実施するための形態の具体例を図面を参照しながら説明する。
（【００１１】以降は省略されています）

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