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公開番号2025175969
公報種別公開特許公報(A)
公開日2025-12-03
出願番号2025082287
出願日2025-05-16
発明の名称半導体パッケージ及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H01L 25/07 20060101AFI20251126BHJP(基本的電気素子)
要約【課題】スモールフォームファクタを具現化して放熱特性を極大化し、信頼性を向上させることができる半導体パッケージ、及びその製造方法を提供する。
【解決手段】半導体パッケージは、第1再配線基板と、第1再配線基板上に第1方向に右側に配置された第1半導体チップと、第1再配線基板上に第1方向に第1半導体チップの左側に配置された第1貫通ポストと、第1半導体チップと第1貫通ポスト上に配置された第2再配線基板と、第2再配線基板上に第1方向に左側に配置された第2半導体チップと、第2再配線基板上に第1方向に第2半導体チップの右側に配置された第2貫通ポストと、第2再配線基板と第2貫通ポスト上に配置された第3再配線基板と、第3再配線基板上に第1方向に左側に配置された放熱ブロックと、第3再配線基板上に第1方向に放熱ブロックの右側に配置された半導体素子と、を含む。
【選択図】図1

特許請求の範囲【請求項１】
第１再配線基板と、
前記第１再配線基板上に第１方向に右側に配置された第１半導体チップと、
前記第１再配線基板上に前記第１方向に前記第１半導体チップの左側に配置された第１貫通ポストと、
前記第１半導体チップと第１貫通ポスト上に配置された第２再配線基板と、
前記第２再配線基板上に第１方向に左側に配置された第２半導体チップと、
前記第２再配線基板上に前記第１方向に前記第２半導体チップの右側に配置された第２貫通ポストと、
前記第２再配線基板と第２貫通ポスト上に配置された第３再配線基板と、
前記第３再配線基板上に第１方向に左側に配置された放熱ブロックと、
前記第３再配線基板上に前記第１方向に前記放熱ブロックの右側に配置された半導体素子と、を含む、半導体パッケージ。
続きを表示（約 1,500 文字）【請求項２】
前記第１半導体チップと第２半導体チップは、前記第１再配線基板の上面に垂直な垂直方向に、その少なくとも一部が互いに重畳したことを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記放熱ブロックは、前記第１再配線基板の上面に垂直な垂直方向に前記第２半導体チップに重畳したことを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記第１貫通ポストは、前記第２貫通ポストより多いことを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記第１半導体チップは、その上面が活性面であり、前記第１半導体チップの上面が前記第２再配線基板の下面に結合し、
前記第２半導体チップは、その下面が活性面であり、前記第２半導体チップの下面が前記第２再配線基板の上面に結合し、
前記第１半導体チップの活性層は、前記第２再配線基板を介して前記第２半導体チップの活性層に連結されたことを特徴とする請求項１に記載の半導体パッケージ。
【請求項６】
前記第１半導体チップは、その内部に貫通電極を含み、
前記第１半導体チップは、その下面が活性面であり、前記第１半導体チップの上面が前記第２再配線基板の下面に結合し、
前記第２半導体チップは、その下面が活性面であり、前記第２半導体チップの下面が前記第２再配線基板の上面に結合し、
前記第１半導体チップの活性層は、前記貫通電極と前記第２再配線基板を介して前記第２半導体チップの活性層に連結されたことを特徴とする請求項１に記載の半導体パッケージ。
【請求項７】
前記第１再配線基板上に前記第１方向に、前記第１半導体チップの右側に配置された第３貫通ポストをさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項８】
前記第１再配線基板と第２再配線基板との間に配置され、前記第１貫通ポストの側面、及び前記第１半導体チップの側面と上面を覆う第１シーリング材と、
前記第２再配線基板と第３再配線基板との間に配置され、前記第２貫通ポストの側面、及び前記第２半導体チップの側面と下面を覆う第２シーリング材と、をさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項９】
第１再配線基板と、
前記第１再配線基板上に第１方向に右側に配置された第１半導体チップと、
前記第１再配線基板上に前記第１方向に前記第１半導体チップの左側に配置された第１貫通ポストと、
前記第１半導体チップ上に配置された第２貫通ポストと、
前記第１貫通ポスト上に配置された第２半導体チップと、
前記第２半導体チップと第２貫通ポスト上に配置された第２再配線基板と、
前記第２再配線基板上に第１方向に左側に配置された放熱ブロックと、
前記第３再配線基板上に前記第１方向に前記放熱ブロックの右側に配置された半導体素子と、
前記第１再配線基板と第２再配線基板との間に配置され、前記第１貫通ポストと第２貫通ポストの側面、前記第１半導体チップの側面と上面、及び前記第２半導体チップの側面と下面を覆うシーリング材と、
前記第１再配線基板の下面上に配置された外部連結端子と、を含む、半導体パッケージ。
【請求項１０】
前記第１半導体チップと第２半導体チップは、前記第１再配線基板の上面に垂直な垂直方向に、その少なくとも一部が互いに重畳し、
前記放熱ブロックは、前記垂直方向に前記第２半導体チップに重畳したことを特徴とする請求項９に記載の半導体パッケージ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージに係り、より詳細には、２個のロジックチップを含む半導体パッケージ及びその製造方法に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
電子産業の飛躍的な発展及びユーザのニーズに応じて、電子機器は、さらに小型化及び軽量化しつつある。電子機器の小型化及び軽量化につれて、それに使われる半導体パッケージも小型化及び軽量化し、また半導体パッケージは、高性能及び大容量と共に高い信頼性が要求されている。このような半導体パッケージが高性能及び高容量化するにつれて、半導体パッケージの消耗電力が増加しつつある。これによって、半導体パッケージのサイズ縮小と性能向上、及び半導体パッケージの放熱特性へのニーズが高まりつつある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、スモールフォームファクタを具現化して放熱特性を極大化し、信頼性を向上させることができる半導体パッケージ、及びその製造方法を提供することである。
【０００４】
また、本発明が解決しようとする課題は、以上で言及した課題に制限されず、他の課題は、下記の記載から当業者に明らかに理解される。
【課題を解決するための手段】
【０００５】
前記課題を解決するために、本発明は、第１再配線基板と、前記第１再配線基板上に第１方向に右側に配置された第１半導体チップと、前記第１再配線基板上に前記第１方向に前記第１半導体チップの左側に配置された第１貫通ポストと、前記第１半導体チップと第１貫通ポスト上に配置された第２再配線基板と、前記第２再配線基板上に第１方向に左側に配置された第２半導体チップと、前記第２再配線基板上に前記第１方向に前記第２半導体チップの右側に配置された第２貫通ポストと、前記第２再配線基板と第２貫通ポスト上に配置された第３再配線基板と、前記第３再配線基板上に第１方向に左側に配置された放熱ブロックと、前記第３再配線基板上に前記第１方向に前記放熱ブロックの右側に配置された半導体素子と、を含む、半導体パッケージを提供する。
【０００６】
また、前記課題を解決するために、本発明は、第１再配線基板と、前記第１再配線基板上に第１方向に右側に配置された第１半導体チップと、前記第１再配線基板上に前記第１方向に前記第１半導体チップの左側に配置された第１貫通ポストと、前記第１半導体チップ上に配置された第２貫通ポストと、前記第１貫通ポスト上に配置された第２半導体チップと、前記第２半導体チップと第２貫通ポスト上に配置された第２再配線基板と、前記第２再配線基板上に第１方向に左側に配置された放熱ブロックと、前記第３再配線基板上に前記第１方向に前記放熱ブロックの右側に配置された半導体素子と、前記第１再配線基板と第２再配線基板との間に配置され、前記第１貫通ポストと第２貫通ポストの側面、前記第１半導体素子の側面と上面、及び前記第２半導体素子の側面と下面を覆うシーリング材と、前記第１再配線基板の下面上に配置された外部連結端子と、を含む、半導体パッケージを提供する。
【０００７】
さらに、前記課題を解決するために、本発明は、第１再配線基板と、前記第１再配線基板上に第１方向に右側に配置された第１半導体チップと、前記第１再配線基板上に前記第１方向に前記第１半導体チップの左側に配置された第１貫通ポストと、前記第１半導体チップ上に配置された第２貫通ポストと、前記第１貫通ポスト上に配置された第２半導体チップと、前記第２半導体チップと第２貫通ポスト上に配置された第２再配線基板と、前記第２再配線基板上に第１方向に左側に配置された放熱ブロックと、前記第３再配線基板上に前記第１方向に前記放熱ブロックの右側に配置された半導体素子と、を含む、半導体パッケージを提供する。
【０００８】
一方、前記課題を解決するために、本発明は、第１再配線基板を形成する段階と、前記第１再配線基板上に第１方向に左側に第１貫通ポストを形成する段階と、前記第１再配線基板上に前記第１方向に前記第１貫通ポストの右側に第１半導体チップを配置する段階と、前記第１貫通ポストと第１半導体チップ上に第２再配線基板を形成する段階と、前記第２再配線基板上に前記第１方向に右側に第２貫通ポストを形成する段階と、前記第２再配線基板上に前記第１方向に前記第２貫通ポストの左側に第２半導体チップを配置する段階と、前記第２半導体チップと第２貫通ポスト上に第３再配線基板を形成する段階と、前記第３再配線基板上に前記第１方向に左側に放熱ブロックを配置し、前記第１方向に前記放熱ブロックの右側に半導体素子を配置する段階と、を含む、半導体パッケージの製造方法を提供する。
【０００９】
一方、前記課題を解決するために、本発明は、第１再配線基板を形成する段階と、前記第１再配線基板上に第１方向に左側に第１貫通ポストを形成する段階と、前記第１再配線基板上に前記第１方向に前記第１貫通ポストの右側に第１半導体チップを配置する段階と、前記第１貫通ポストの側面、及び前記第１半導体チップの側面と上面を覆う第１シーリング材を形成する段階と、前記第１半導体チップ上に第２貫通ポストを形成する段階と、前記下部シーリング材上に前記第１方向に前記第２貫通ポストの左側に第２半導体チップを配置する段階と、前記第２貫通ポストの側面、及び前記第２半導体チップの側面と下面を覆う上部シーリング材を形成する段階と、前記第２半導体チップと第２上部シーリング材上に第２再配線基板を形成する段階と、前記第２再配線基板上に前記第１方向に左側に放熱ブロックを配置し、前記放熱ブロックの右側に半導体素子を配置する段階と、を含む、半導体パッケージの製造方法を提供する。
【発明の効果】
【００１０】
本発明による半導体パッケージは、ＦＯＷＬＰ構造を有して放熱特性の向上、スモールフォームファクタ（ｓｍａｌｌ
ｆｏｒｍｆａｃｔｏｒ）の具現化、及び信頼性の向上を同時に具現化することができる。例えば、放熱ブロックが上部ＡＰチップである第２半導体チップにほぼ重畳する構造で第３再配線基板上に配置されることによって、第２半導体チップの放熱効果が向上する。また、下部ＡＰチップである第１半導体チップと、上部ＡＰチップである第２半導体チップとがｚ方向に重畳する構造で配置されることによって、半導体パッケージはスモールフォームファクタを具現化することができる。さらに、第１半導体チップと第２半導体チップとの連結経路が短くなることによって、ＳＩ（Ｓｉｇｎａｌ
Ｉｎｔｅｇｒｉｔｙ）特性と信頼性が向上した半導体パッケージを具現化可能にする。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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