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公開番号2025169878
公報種別公開特許公報(A)
公開日2025-11-14
出願番号2025019343
出願日2025-02-07
発明の名称半導体パッケージ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 25/07 20060101AFI20251107BHJP(基本的電気素子)
要約【課題】電気的特性が向上された半導体パッケージを提供する。
【解決手段】本発明による半導体パッケージは、第1構造体ST1と、第2構造体ST2と、を有し、第1構造体は、第1半導体チップ100と、第1半導体チップ上に配置され、第1方向に第1半導体チップと水平にシフトされて配置される第2半導体チップ200と、第1半導体チップの側面を覆い、第1半導体チップの下部面から第1半導体チップの上部面に向かうほど幅が減少する第1絶縁パターン410と、第1半導体チップ、第2半導体チップ及び第1絶縁パターンを囲む第1モールディング膜510と、第1モールディング膜を垂直に貫通して第1半導体チップの上部面に接続される第1導電ポスト310と、第2半導体チップの上部面に接続され、第1モールディング膜の上部面上に露出される第2導電ポスト320と、を含む。
【選択図】図1
特許請求の範囲【請求項１】
第１構造体と、
第２構造体と、を有し、
前記第１構造体は、
第１半導体チップと、
前記第１半導体チップ上に配置され、第１方向に前記第１半導体チップと水平にシフト（ｓｈｉｆｔ）されて配置される第２半導体チップと、
前記第１半導体チップの側面を覆う第１絶縁パターンと、
ここで、前記第１絶縁パターンの幅は、前記第１半導体チップの下部面から前記第１半導体チップの上部面に向かうほど減少し、
前記第１半導体チップ、前記第２半導体チップ、及び前記第１絶縁パターンを囲む第１モールディング膜と、
前記第１モールディング膜を垂直に貫通して前記第１半導体チップの前記上部面に接続される第１導電ポストと、
前記第２半導体チップの上部面に接続され、前記第１モールディング膜の上部面上に露出される第２導電ポストと、を含むことを特徴とする半導体パッケージ。
続きを表示（約 1,600 文字）【請求項２】
前記第１半導体チップは、前記第１半導体チップの前記上部面上に提供され、前記第２半導体チップの前記第１方向の反対方向に配置される第１チップパッドを含み、
前記第１構造体は、前記第１導電ポストと前記第１チップパッドとの間に介在する第１シードパターンをさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記第２構造体は、前記第１構造体上に配置され、
前記第２構造体は、
第３半導体チップと、
前記第３半導体チップ上に配置され、前記第１方向に前記第１半導体チップと水平にシフト（ｓｈｉｆｔ）されて配置される第４半導体チップと、
前記第３半導体チップの側面を覆う第２絶縁パターンと、
ここで、前記第２絶縁パターンの幅は、前記第３半導体チップの下部面から前記第３半導体チップの上部面に向かうほど減少し、
前記第３半導体チップ、前記第４半導体チップ、及び前記第２絶縁パターンを囲む第２モールディング膜と、
前記第２モールディング膜を垂直に貫通して前記第３半導体チップの前記上部面に接続される第３導電ポストと、
前記第４半導体チップの上部面に接続され、前記第２モールディング膜の上部面上に露出される第４導電ポストと、
前記第２モールディング膜を垂直に貫通して前記第１構造体の前記第１及び第２導電ポストと電気的に接続される第５導電ポストと、を含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記第１構造体と前記第２構造体との間に介在するパッシベーション膜をさらに有し、
前記パッシベーション膜は、前記第１構造体の第１モールディング膜の上部面を覆い、
前記パッシベーション膜は、前記第２構造体の前記第２モールディング膜の下部面、前記第３半導体チップの前記下部面、及び前記第２絶縁パターンの下部面を覆うことを特徴とする請求項３に記載の半導体パッケージ。
【請求項５】
前記第２構造体上に配置される外部パッドをさらに有し、
前記外部パッドは、前記第２構造体の前記第２モールディング膜の前記上部面上に提供され、
前記外部パッドは、前記第２構造体の前記第３～第５導電ポストと接続されることを特徴とする請求項３に記載の半導体パッケージ。
【請求項６】
前記第２構造体上に配置される再配線基板をさらに有し、
前記再配線基板は、前記第２構造体の前記第２モールディング膜を覆う基板絶縁層と、前記基板絶縁層内に提供される基板配線パターンと、を含み、
前記基板配線パターンは、前記基板絶縁層を貫通して前記第２構造体の前記第３～第５導電ポストの上部面に接続されることを特徴とする請求項３に記載の半導体パッケージ。
【請求項７】
前記第１絶縁パターンは、前記第１半導体チップの前記側面全体を覆い、
前記第１絶縁パターンの最上端は、前記第１半導体チップの前記上部面と同一の垂直レベルに位置することを特徴とする請求項１に記載の半導体パッケージ。
【請求項８】
前記第１絶縁パターンの前記最上端は、前記第１半導体チップの前記上部面と接し、
前記第１絶縁パターンは、前記第１半導体チップの前記上部面と接続される傾斜面を有することを特徴とする請求項１に記載の半導体パッケージ。
【請求項９】
前記第１モールディング膜は、前記第２半導体チップの側面と接することを特徴とする請求項１に記載の半導体パッケージ。
【請求項１０】
前記第１モールディング膜の下部面、前記第１半導体チップの前記下部面、及び前記第１絶縁パターンの下部面は、共面（ｃｏｐｌａｎａｒ）を成すことを特徴とする請求項１に記載の半導体パッケージ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージに関し、特に電気的特性が向上された半導体パッケージに関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
電子産業の発達によって電子部品の高機能化、高速化、及び小型化要求が増大されている。
このような傾向に対応して、最近のパッケージング技術は、１つのパッケージ内に複数の半導体チップを搭載する方向に進行している。
半導体パッケージは、集積回路チップを電子製品に使用する適合な形態で具現したものである。
通常的に、半導体パッケージは、印刷回路基板（ＰＣＢ）上に半導体チップを実装し、ボンディングワイヤ又はバンプを利用してこれらを電気的に接続することが一般的である。
【０００３】
近年、電子産業が発展することにつれ、半導体パッケージは、小型化、軽量化、製造費用の節減に目標を置き、様々な方向に発展している。
また、その応用分野が大容量格納手段等に拡張されることによって多様な種類の半導体パッケージが登場している。
半導体チップが高集積化するにつれて、半導体チップのサイズは、だんだん減少している。
【０００４】
しかし、半導体チップが小さくなることによって、望む数のソルダボールの付着が難しくなり、ソルダボールのハンドリングとテストも難しくなる。
それと共に、半導体チップのサイズに応じて実装されるボードを多元化しなければならない問題点がある。
これを解決するために、ファンアウトパッケージ（ｆａｎ－ｏｕｔｐａｃｋａｇｅ）が提案された。
【先行技術文献】
【特許文献】
【０００５】
米国特許第１０，６４３，９７３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記従来の半導体パッケージにおける問題点に鑑みてなされたものであって、本発明の目的は、電気的特性が向上された半導体パッケージを提供することにある。
また、本発明の他の目的は、構造的安定性が向上された半導体パッケージを提供することにある。
また、本発明の他の目的は、製造工程が単純な半導体パッケージの製造方法を通じて製造された半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明による半導体パッケージは、第１構造体と、第２構造体と、を有し、前記第１構造体は、第１半導体チップと、前記第１半導体チップ上に配置され、第１方向に前記第１半導体チップと水平にシフト（ｓｈｉｆｔ）されて配置される第２半導体チップと、前記第１半導体チップの側面を覆う第１絶縁パターンと、ここで、前記第１絶縁パターンの幅は、前記第１半導体チップの下部面から前記第１半導体チップの上部面に向かうほど減少し、前記第１半導体チップ、前記第２半導体チップ、及び前記第１絶縁パターンを囲む第１モールディング膜と、前記第１モールディング膜を垂直に貫通して前記第１半導体チップの前記上部面に接続される第１導電ポストと、前記第２半導体チップの上部面に接続され、前記第１モールディング膜の上部面上に露出される第２導電ポストと、を含むことを特徴とする。
【０００８】
また、上記目的を達成するためになされた本発明による半導体パッケージは、相互積層される複数の第１半導体チップを含む第１チップスタックと、ここで、前記第１半導体チップの各々は、それらの上部面に提供される第１チップパッドを含み、前記第１チップスタックを覆う第１モールディング膜と、前記第１モールディング膜の上部面を覆うパッシベーション膜と、前記第１モールディング膜を垂直に貫通して前記第１チップパッドに接続される第１導電ポストと、前記パッシベーション膜を垂直に貫通し、前記第１導電ポストと接続される第１シードパターンと、を有することを特徴とする。
【０００９】
また、上記目的を達成するためになされた本発明による半導体パッケージは、第１構造体を有し、前記第１構造体は、第１半導体チップと、ここで、前記第１半導体チップは、前記第１半導体チップの上部面に提供される第１チップパッドを含み、前記第１半導体チップ上に配置され、第１方向に前記第１半導体チップと水平にシフト（ｓｈｉｆｔ）されて配置される第２半導体チップと、ここで、前記第２半導体チップは、前記第２半導体チップの上部面に提供される第２チップパッドを含み、前記第１半導体チップ及び前記第２半導体チップを覆う第１モールディング膜と、前記第１チップパッドの上部面に提供される第１シードパターンと、前記第１モールディング膜を垂直に貫通して前記第１シードパターンと接する第１導電ポストと、前記第１モールディング膜を垂直に貫通して前記第２チップパッドと接する第２導電ポストと、を有することを特徴とする。
【００１０】
上述した技術的課題を解決するための本発明の実施形態による半導体パッケージの製造方法は、キャリヤー基板上に第１半導体チップを付着する段階と、前記第１半導体チップの側面上に第１絶縁パターンを形成する段階と、ここで、前記第１絶縁パターンは前記キャリヤー基板の上部面及び前記第１半導体チップの上部面を接続する傾斜面を有し、前記キャリヤー基板、前記第１絶縁パターン及び前記第１半導体チップを覆う第１シード膜を形成する段階と、前記第１シード膜上に第１導電ポストを形成する段階と、ここで、前記第１導電ポストは、前記第１半導体チップ上に位置し、前記第１導電ポストをマスクとして前記第１シード膜をパターニングする段階と、前記第１導電ポストと水平に離隔されるように前記第１半導体チップ上に第２半導体チップを付着する段階と、ここで、前記第２半導体チップは、前記第２半導体チップの上部面に提供される第２導電ポストを有し、前記キャリヤー基板上に前記第１及び第２半導体チップを覆う第１モールディング膜を形成する段階と、前記第１モールディング膜を覆い、前記第１及び第２導電ポストを露出する開口を有するパッシベーション膜を形成する段階と、を有することを特徴とする。
【発明の効果】
（【００１１】以降は省略されています）

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