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公開番号2025166800
公報種別公開特許公報(A)
公開日2025-11-06
出願番号2025066559
出願日2025-04-15
発明の名称半導体パッケージ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H01L 25/07 20060101AFI20251029BHJP(基本的電気素子)
要約【課題】半導体パッケージを提供する。
【解決手段】本発明の実施形態によれば、半導体パッケージは、ベース構造体;ベース構造体の上面上に配置され、ベース構造体と直接ボンディングされた第1半導体チップ;第1半導体チップ上の第2半導体チップ;ベース構造体の上面上に配置され、第1半導体チップの側壁を覆う下部封止層;及び下部封止層の上面上に提供され、第2半導体チップの側壁を覆う成形層を含む。
【選択図】図1A

特許請求の範囲【請求項１】
ベース構造体と、
前記ベース構造体の上面上に配置され、前記ベース構造体と直接ボンディングされた第１半導体チップと、
前記第１半導体チップ上の第２半導体チップと、
前記ベース構造体の前記上面上に配置され、前記第１半導体チップの側壁を覆う下部封止層と、
前記下部封止層の上面上に提供され、前記第２半導体チップの側壁を覆う成形層を含む、半導体パッケージ。
続きを表示（約 1,600 文字）【請求項２】
前記第１半導体チップと前記第２半導体チップとの間に配置され、前記下部封止層と前記成形層との間に延びた絶縁層をさらに含む、請求項１に記載の半導体パッケージ。
【請求項３】
前記第１半導体チップは、
第１半導体基板と、
前記第１半導体基板内の第１貫通ビアと、
前記第１貫通ビアの前記上面上の第１上部パッドと、をさらに含み、
前記第１貫通ビアは、前記絶縁層内にさらに延び、
前記絶縁層は、前記第１上部パッドの側面を覆う、請求項２に記載の半導体パッケージ。
【請求項４】
前記下部封止層の上面は、前記第１半導体基板の上面と共面（ｃｏｐｌａｎａｒ）をなす、請求項３に記載の半導体パッケージ。
【請求項５】
前記絶縁層は、前記第１貫通ビアの上部側壁をさらに覆う、請求項３に記載の半導体パッケージ。
【請求項６】
前記成形層の外側壁は、前記絶縁層の外側壁及び前記下部封止層の外側壁と垂直に整列される、請求項２に記載の半導体パッケージ。
【請求項７】
前記第２半導体チップは、その下面上の第２下部絶縁層をさらに含み、
前記絶縁層は、前記第２下部絶縁層の上面と直接ボンディングされる、請求項２に記載の半導体パッケージ。
【請求項８】
前記ベース構造体は、
ベース基板内の導電ビアと、
前記ベース基板上のベース絶縁層と、
前記導電ビア上に及び前記ベース絶縁層内の導電パッドと、を含み、
前記第１半導体チップは、その下面上の第１下部パッドを含み、
前記導電パッドは、前記第１下部パッドと直接ボンディングされる、請求項１に記載の半導体パッケージ。
【請求項９】
ベース構造体と、
前記ベース構造体の上面上に配置され、第１基板、第１貫通ビア及び第１上部パッドを含む第１半導体チップと、
前記ベース構造体の前記上面上に配置され、前記第１半導体チップの側壁を覆う下部封止層と、
前記第１基板上に配置され、前記第１上部パッドの側面を覆う絶縁層と、を含むが、
前記絶縁層は、前記下部封止層の上面上に延びる、半導体パッケージ。
【請求項１０】
ベース基板、前記ベース基板内の導電ビア、前記ベース基板上のベース絶縁層、及び前記ベース絶縁層内の導電パッドを含むベース構造体と、
前記ベース構造体の下面上の再配線層と、
前記再配線層の下面上に提供され、前記再配線層を介して前記導電ビアと電気的に連結されたはんだボール端子と、
前記ベース構造体の上面上に配置され、第１基板、前記第１基板の下面上の第１下部絶縁層、前記第１下部絶縁層内の第１下部パッド、前記第１基板を貫通する第１貫通ビア、及び前記第１貫通ビアと電気的に連結される第１上部パッドを含む第１半導体チップと、
前記第１半導体チップ上に積層された複数の第２半導体チップであって、前記第２半導体チップそれぞれは、第２基板、第２下部絶縁層、第２下部パッド、第２貫通ビア、第２上部絶縁層、及び第２上部パッドを含む、前記第２半導体チップと、
前記ベース構造体の前記上面上に配置され、前記第１半導体チップの側壁を覆う下部封止層と、
前記下部封止層上に配置され、前記複数の第２半導体チップの側壁を覆う成形層と、
前記下部封止層と前記成形層との間及び前記第１半導体チップと前記第２半導体チップのうち最下部の第２半導体チップとの間に提供された絶縁層と、を含み、
前記絶縁層は、第２上部パッドの側面を覆い、
前記第１半導体チップは、前記ベース構造体と直接ボンディングされる、半導体パッケージ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージ、さらに具体的に、積層された半導体チップを含む半導体パッケージに関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
半導体パッケージは、集積回路チップを電子製品に使うのに好適な形態に具現化したものである。通常、半導体パッケージは、印刷回路基板上に半導体チップを実装し、ボンディングワイヤないしバンプを用いて、これらを電気的に連結することが一般的である。電子産業の発達によって、半導体パッケージが固溶体特性を具現化することが求められる。また、電子製品の小型化につれて、半導体パッケージの小型化への要求が増加しつつある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、高仕様の半導体パッケージを提供することである。
【０００４】
本発明が解決しようとする課題は、小型化された半導体パッケージを提供することである。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体パッケージは、ベース構造体；前記ベース構造体の上面上に配置され、前記ベース構造体と直接ボンディングされた第１半導体チップ；前記第１半導体チップ上の第２半導体チップ；前記ベース構造体の前記上面上に配置され、前記第１半導体チップの側壁を覆う下部封止層；及び前記下部封止層の上面上に提供され、前記第２半導体チップの側壁を覆う成形層を含む。
【０００６】
本発明の実施形態によれば、半導体パッケージは、ベース構造体；前記ベース構造体の上面上に配置され、第１基板、第１貫通ビア及び第１上部パッドを含む第１半導体チップ；前記ベース構造体の前記上面上に配置され、前記第１半導体チップの側壁を覆う下部封止層；及び前記第１基板上に配置され、前記第１上部パッドの側面を覆う絶縁層を含むが、前記絶縁層は、前記下部封止層の上面上に延びる。
【０００７】
本発明の実施形態によれば、半導体パッケージは、ベース基板、前記ベース基板内の導電ビア、前記ベース基板上のベース絶縁層、及び前記ベース絶縁層内の導電パッドを含むベース構造体；前記ベース構造体の下面上の再配線層；前記再配線層の下面上に提供され、前記再配線層を介して前記導電ビアと電気的に連結されたはんだボール端子；前記ベース構造体の上面上に配置され、第１基板、前記第１基板の下面上の第１下部絶縁層、前記第１下部絶縁層内の第１下部パッド、前記第１基板を貫通する第１貫通ビア、及び前記第１貫通ビアと電気的に連結される第１上部パッドを含む第１半導体チップ；前記第１半導体チップ上に積層された複数の第２半導体チップであって、前記第２半導体チップそれぞれは、第２基板、第２下部絶縁層、第２下部パッド、第２貫通ビア、第２上部絶縁層、及び第２上部パッドを含む、前記第２半導体チップ；前記ベース構造体の前記上面上に配置され、前記第１半導体チップの側壁を覆う下部封止層；前記下部封止層上に配置され、前記複数の第２半導体チップの側壁を覆う成形層；及び前記下部封止層と前記成形層との間、及び前記第１半導体チップと前記第２半導体チップのうち最下部の第２半導体チップとの間に提供された絶縁層を含み、前記絶縁層は、第２上部パッドの側面を覆い、前記第１半導体チップは、前記ベース構造体と直接ボンディングされる。
【発明の効果】
【０００８】
本発明によれば、テストを通過したチップレベルの第１半導体チップが、半導体パッケージの製造工程に使われうる。これによって、半導体パッケージの製造工程の効率性が向上する。
【０００９】
半導体パッケージは、高容量及び高性能特性を有する。第１半導体チップがベース構造体と直接ボンディングされるため、半導体パッケージが小型化する。
【図面の簡単な説明】
【００１０】
実施形態による半導体パッケージを示す断面図である。
図１Ａの半導体パッケージのI領域を拡大した図面である。
図１Ａの半導体パッケージのII領域を拡大した図面である。
図１Ａの半導体パッケージのIII領域を拡大した図面である。
図１Ａの半導体パッケージのIV領域を拡大した図面である。
実施形態による半導体パッケージを示す断面図である。
実施形態による半導体パッケージを示す断面図である。
実施形態による半導体パッケージを示す断面図である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージの製造過程を説明するための図面である。
実施形態による半導体パッケージを説明するための図面である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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