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公開番号2025173472
公報種別公開特許公報(A)
公開日2025-11-27
出願番号2025047367
出願日2025-03-21
発明の名称半導体装置
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 21/768 20060101AFI20251119BHJP(基本的電気素子)
要約【課題】電気的特性及び信頼性が向上された電界効果トランジスタを含む半導体装置を提供する。
【解決手段】本発明による半導体装置は、複数の活性パターンAP1、AP2を含む基板と、活性パターンAP1、AP2間に配置される素子分離膜STと、基板の上に配置される積層パターンSTPと、基板の下面上に配置されるパワー伝送ネットワーク層PDNと、積層パターンを貫通する第1貫通ビアTVI1と、パワー伝送ネットワーク層と第1貫通ビアとの間に配置される第2貫通ビアTVI2と、を有し、第2貫通ビアは、活性パターンAP1、AP2及び素子分離膜STを貫通する。
【選択図】図7B
特許請求の範囲【請求項１】
複数の活性パターンを含む基板と、
前記活性パターン間に配置される素子分離膜と、
前記基板の上に配置される積層パターンと、
前記基板の下面上に配置されるパワー伝送ネットワーク層と、
前記積層パターンを貫通する第１貫通ビアと、
前記パワー伝送ネットワーク層と前記第１貫通ビアとの間に配置される第２貫通ビアと、を有し、
前記第２貫通ビアは、前記活性パターン及び前記素子分離膜を貫通することを特徴とする半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記基板の前記下面は、前記素子分離膜の下面と共面（ｃｏｐｌａｎａｒ）をなすことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記積層パターンは、互いに交互に積層される活性層及び犠牲層を含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１貫通ビアの両側に分離構造体をさらに有し、
前記分離構造体の各々は、前記活性パターンを横切ることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１貫通ビア及び前記第２貫通ビアは、互いに接して界面を形成し、
前記界面は、前記基板の上面と前記下面との間に位置することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１貫通ビアは、第１金属パターンと、前記第１金属パターンの側面上に配置される第１バリアーパターンと、を含み、
前記第２貫通ビアは、第２金属パターンと、前記第２金属パターンの側面上に配置される第２バリアーパターンと、を含むことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１バリアーパターンは、前記第１金属パターンの下面上に延長され、
前記第２バリアーパターンは、前記第２金属パターンの上面上に延長され、
前記第１バリアーパターンと前記第２バリアーパターンは、互いに接することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１金属パターン及び前記第２金属パターンは、互いに異なる金属物質を含むことを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第２バリアーパターンは、前記第２金属パターンの上面上に延長され、
前記第２バリアーパターンは、前記第１金属パターンと接することを特徴とする請求項６に記載の半導体装置。
【請求項１０】
ロジックセルと、前記ロジックセルと隣接するタップセルと、を含む基板と、
前記基板の上に配置される複数の金属配線と、
ここで、前記金属配線は、第１方向に互いに離隔され、前記金属配線の各々は、第２方向に延長され、
前記基板の下面上に配置されるパワー伝送ネットワーク層と、を有し、
前記タップセルは、前記金属配線の中の一部と前記パワー伝送ネットワーク層とを接続する貫通ビアを含み、
前記貫通ビアは、互いに接する第１貫通ビア及び第２貫通ビアを含み、
前記第２貫通ビアは、前記基板の少なくとも一部を貫通し、
前記第１貫通ビアと前記第２貫通ビアとの間の界面は、前記基板の前記下面よりも前記基板の上面に近いことを特徴とする半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、電界効果トランジスタを含む半導体装置に関する。
続きを表示（約 3,200 文字）【背景技術】
【０００２】
半導体装置は、ＭＯＳ電界効果トランジスタ（ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ）で構成された集積回路を含む。
半導体装置のサイズ及びデザインルール（Ｄｅｓｉｇｎｒｕｌｅ）がだんだん縮小されることにつれ、ＭＯＳ電界効果トランジスタのサイズ縮小（ｓｃａｌｅｄｏｗｎ）もますます加速化されている。
【０００３】
ＭＯＳ電界効果トランジスタのサイズ縮小に応じて、半導体装置の動作特性が低下する可能性がある。
したがって、半導体装置の高集積化に応じる限界を克服しながら、より優れた性能を有する半導体装置及びその形成のための様々な方法が研究されている。
【先行技術文献】
【特許文献】
【０００４】
米国特許第１１，７２８，３４７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来の半導体装置における課題に鑑みてなされたものであって、本発明の目的は、電気的特性及び信頼性が向上された半導体装置を提供することにある。
また、本発明の他の目的は、電気的特性及び信頼性が向上された半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による半導体装置は、複数の活性パターンを含む基板と、前記活性パターン間に配置される素子分離膜と、前記基板の上に配置される積層パターンと、前記基板の下面上に配置されるパワー伝送ネットワーク層と、前記積層パターンを貫通する第１貫通ビアと、前記パワー伝送ネットワーク層と前記第１貫通ビアとの間に配置される第２貫通ビアと、を有し、前記第２貫通ビアは、前記活性パターン及び前記素子分離膜を貫通することを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体装置は、ロジックセルと、前記ロジックセルと隣接するタップセルと、を含む基板と、前記基板の上に配置される複数の金属配線と、ここで、前記金属配線は、第１方向に互いに離隔され、前記金属配線の各々は、第２方向に延長され、前記基板の下面上に配置されるパワー伝送ネットワーク層と、を有し、前記タップセルは、前記金属配線の中の一部と前記パワー伝送ネットワーク層とを接続する貫通ビアを含み、前記貫通ビアは、互いに接する第１貫通ビア及び第２貫通ビアを含み、前記第２貫通ビアは、前記基板の少なくとも一部を貫通し、前記第１貫通ビアと前記第２貫通ビアとの間の界面は、前記基板の前記下面よりも前記基板の上面に近いことを特徴とする。
【０００８】
また、本発明の実施形態による半導体装置は、基板上に２次元的に配列されるロジックセル及びタップセルと、前記基板の上の金属配線及びパワー配線と、前記基板の下面上のパワー伝送ネットワーク層と、を有し、前記ロジックセルの各々は、活性パターン上のチャンネルパターンと、前記活性パターンの間の素子分離膜と、前記チャンネルパターンの間のソース／ドレーンパターンと、前記チャンネルパターン上のゲート電極と、を含み、前記タップセルの各々は、前記金属配線と前記パワー伝送ネットワーク層を接続する貫通ビアを含み、前記素子分離膜の下面は、前記活性パターンの下面と同一平面上に位置する。
【発明の効果】
【０００９】
本発明に係る半導体装置によれば、半導体装置の基板は平坦化工程で活性パターンを除いた残りの部分が除去されることができる。
これによって、基板の厚さが薄くなることができる。
また、貫通ビアの第１貫通ビア及び第２貫通ビアは、互いに異なる工程を通じて個別的に形成され、互いに類似な高さで形成することができる。
これによって、貫通ビアが隣接するビアと誤整列（ｍｉｓａｌｉｇｎｍｅｎｔ）されることを防止し、縦横比が大きい貫通ビア内に金属物質がボイド（ｖｏｉｄ）なしで容易に形成することができる。
したがって、半導体装置が小型化され、半導体装置の電気的特性及び信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
本発明の実施形態による半導体装置の概略構成を説明するための図である。
本発明の実施形態による半導体装置の概略構成を説明するための図である。
本発明の実施形態による半導体装置の概略構成を説明するための図である。
本発明の実施形態による半導体装置の概略構成を説明するための平面図である。
図４のＡ－Ａ’線に沿って切断した断面図である。
図４のＢ－Ｂ’線に沿って切断した断面図である。
図４のＣ－Ｃ’線に沿って切断した断面図である。
図４のＤ－Ｄ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置の概略構成を説明するための平面図である。
本発明の実施形態による半導体装置を説明するための断面図であって、図６のＥ－Ｅ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置を説明するための断面図であって、図６のＦ－Ｆ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置を説明するための断面図であって、図６のＥ－Ｅ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置を説明するための断面図であって、図６のＦ－Ｆ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置を説明するための断面図であって、図６のＥ－Ｅ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置を説明するための断面図であって、図６のＦ－Ｆ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置のタップセルの配置関係を示す平面図である。
本発明の実施形態による半導体装置のタップセルの配置関係を示す平面図である。
本発明の実施形態による半導体装置の製造方法を説明するための図であって、図６のＥ－Ｅ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための図であって、図６のＦ－Ｆ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための図であって、図６のＥ－Ｅ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための図であって、図６のＦ－Ｆ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための図であって、図６のＥ－Ｅ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための図であって、図６のＦ－Ｆ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための図であって、図６のＥ－Ｅ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための図であって、図６のＦ－Ｆ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための図であって、図６のＥ－Ｅ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための図であって、図６のＦ－Ｆ’線に沿って切断した断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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