特許ウォッチ

公開番号2025168313
公報種別公開特許公報(A)
公開日2025-11-07
出願番号2025072094
出願日2025-04-24
発明の名称半導体パッケージ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 25/07 20060101AFI20251030BHJP(基本的電気素子)
要約【課題】工程歩留まりが高く、信号信頼度が向上した半導体パッケージを提供する。
【解決手段】本発明による半導体パッケージは、インターポーザと、インターポーザ上に位置し、チップ貫通ビアを含む下部半導体チップと、インターポーザ上に位置する複数の下部積層構造物と、インターポーザ上に位置し、下部半導体チップの側面及び下部積層構造物の側面を囲む下部成形層と、下部成形層上に位置し、下部半導体チップのチップ貫通ビアと電気的に連結されるように構成された再配線層と、再配線層上に位置する上部半導体チップと、再配線層上に位置する複数の上部積層構造物と、再配線層上に位置し、上部半導体チップの側面及び上部積層構造物の側面を囲む上部成形層とを含む。
【選択図】図2

特許請求の範囲【請求項１】
インターポーザと、
前記インターポーザ上に位置し、チップ貫通ビアを含む下部半導体チップと、
前記インターポーザ上に位置し、前記下部半導体チップと水平方向に離隔する複数の下部積層構造物と、
前記インターポーザ上に位置し、前記下部半導体チップの側面及び前記複数の下部積層構造物の側面を囲む下部成形層と、
前記下部成形層、前記下部半導体チップ、及び前記複数の下部積層構造物上に位置し、前記下部半導体チップの前記チップ貫通ビアと電気的に連結されるように構成された再配線層と、
前記再配線層上に位置し、前記再配線層と電気的に連結される上部半導体チップと、
前記上部半導体チップと前記水平方向に離隔して前記再配線層上に位置し、前記再配線層と電気的に連結された複数の上部積層構造物と、
前記再配線層上に位置し、前記上部半導体チップの側面及び前記上部積層構造物の側面を囲む上部成形層と、を含むことを特徴とする半導体パッケージ。
続きを表示（約 2,000 文字）【請求項２】
前記再配線層は、再配線絶縁層と、再配線絶縁層の内部に埋め込まれている複数のボンディングパッドを含み、
前記再配線層の前記複数のボンディングパッドの垂直レベルは相等しいことを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記再配線層は、下部再配線層と、前記下部再配線層上の上部再配線層を含み、
前記再配線層の前記複数のボンディングパッドのそれぞれは、前記下部再配線層の内部に位置する部分と、前記上部再配線層の内部に位置する部分を含み、
前記上部再配線層は、上部再配線ラインと、前記上部再配線ラインから垂直方向に延びた上部再配線ビアと、前記上部再配線ラインと前記上部再配線ビアを包む上部再配線絶縁層を含み、
前記下部再配線層は、下部再配線ラインと、前記下部再配線ラインから垂直方向に延びた下部再配線ビアと、前記下部再配線ラインと前記下部再配線ビアを包む下部再配線絶縁層を含み、
前記上部再配線ビアの幅は、前記インターポーザに隣接するほど大きくなり、
前記下部再配線ビアの幅は、前記インターポーザに隣接するほど小さくなることを特徴とする請求項２に記載の半導体パッケージ。
【請求項４】
前記上部半導体チップ及び前記複数の上部積層構造物は、前記再配線層の前記上部再配線層の前記上部再配線ビアと接触することを特徴とする請求項３に記載の半導体パッケージ。
【請求項５】
前記再配線層は、下部再配線層と、前記下部再配線層上の上部再配線層を含み、
前記再配線層の前記複数のボンディングパッドのそれぞれは、前記下部再配線層に位置する部分と、前記上部再配線層の内部に位置する部分を含み、
前記上部再配線層は、上部再配線ラインと、前記上部再配線ラインから垂直方向に延びた上部再配線ビアと、前記上部再配線ラインと前記上部再配線ビアを包む上部再配線絶縁層を含み、
前記下部再配線層は、下部再配線ラインと、前記下部再配線ラインから垂直方向に延びた下部再配線ビアと、前記下部再配線ラインと前記下部再配線ビアを包む下部再配線絶縁層を含み、
前記上部再配線ラインの厚さ及び前記下部再配線ラインの厚さのそれぞれは、前記複数のボンディングパッドのそれぞれの厚さよりも小さいことを特徴とする請求項２に記載の半導体パッケージ。
【請求項６】
前記インターポーザの上面の面積と、前記再配線層の上面の面積とは相等しいことを特徴とする請求項１に記載の半導体パッケージ。
【請求項７】
下部インターポーザと、
前記下部インターポーザ上に位置し、チップ貫通ビアを含む下部半導体チップと、
前記下部インターポーザ上に位置し、前記下部インターポーザと電気的に連結され、前記下部半導体チップと水平方向に離隔するモールド貫通ビアと、
前記下部インターポーザ上に位置し、前記下部半導体チップと水平方向に離隔する、複数の下部積層構造物と、
前記下部インターポーザ上に位置し、前記下部半導体チップの側面及び前記下部積層構造物の側面を囲む下部成形層と、
前記下部成形層、前記下部半導体チップ、前記モールド貫通ビア、及び前記複数の下部積層構造物上に位置し、前記チップ貫通ビアと電気的に連結されるように構成された再配線層と、
前記再配線層の上部に位置し、前記再配線層と電気的に連結された上部半導体チップと、
前記上部半導体チップと水平方向に離隔して前記再配線層の上部に位置し、前記再配線層と電気的に連結された複数の上部積層構造物と、
前記再配線層の上部に位置し、前記上部半導体チップの側面及び前記上部積層構造物の側面を囲む上部成形層と、を含むことを特徴とする半導体パッケージ。
【請求項８】
前記下部半導体チップの上面の面積は、前記上部半導体チップの上面の面積よりも小さいことを特徴とする請求項７に記載の半導体パッケージ。
【請求項９】
前記下部インターポーザ上に位置し、前記下部半導体チップの側面と接するチップ成形層をさらに含み、
前記下部半導体チップの側面は、前記チップ成形層を介在して前記下部成形層と離隔することを特徴とする請求項７に記載の半導体パッケージ。
【請求項１０】
前記再配線層上に位置する上部インターポーザをさらに含み、
前記上部インターポーザ上に前記上部半導体チップ、前記複数の上部積層構造物、及び前記上部成形層が位置し、
前記上部インターポーザは、前記上部半導体チップと前記複数の上部積層構造物との間に互いに信号を伝達するように構成されていることを特徴とする請求項７に記載の半導体パッケージ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージに関し、より詳細には、インターポーザを含む半導体パッケージに関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
最近、電子産業の飛躍的な発展及びユーザのニーズに応じて、電子機器は、さらに小型化、多機能化、及び大容量化して、高集積化された半導体チップが求められている。よって、入出力（Ｉ／Ｏ）のための連結端子の数が増加した高集積化された半導体チップを含みながらも、連結信頼性が確保された半導体パッケージが考案されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、インターポーザ基板のサイズを小さくして工程歩留まりを高めた半導体パッケージを提供することにある。
また、本発明の目的は、半導体チップの間の信号距離が短くなった半導体パッケージを提供することにある。
【０００４】
本発明が解決しようとする課題は、以上で言及した課題に限定されず、他の課題は、下記の記載から当業者に明らかに理解される。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による半導体パッケージは、インターポーザと、前記インターポーザ上に位置し、チップ貫通ビアを含む下部半導体チップと、前記インターポーザ上に位置する複数の下部積層構造物と、前記インターポーザ上に位置し、前記下部半導体チップの側面及び前記下部積層構造物の側面を囲む下部成形層と、前記下部成形層上に位置し、前記下部半導体チップの前記チップ貫通ビアと電気的に連結されるように構成された再配線層と、前記再配線層上に位置する上部半導体チップと、前記再配線層上に位置する複数の上部積層構造物と、前記再配線層上に位置し、前記上部半導体チップの側面及び前記上部積層構造物の側面を囲む上部成形層と、を含む。
【０００６】
上記目的を達成するためになされた本発明の他の態様による半導体パッケージは、下部インターポーザと、前記下部インターポーザ上に位置し、チップ貫通ビアを含む下部半導体チップと、前記下部インターポーザ上に位置し、前記下部半導体チップの側面を囲むチップ成形層と、前記下部インターポーザ上に位置する複数の下部積層構造物と、前記下部インターポーザ上に位置し、前記チップ成形層の側面及び前記下部積層構造物の側面を囲む下部成形層と、前記下部成形層上に位置し、前記チップ貫通ビアと電気的に連結されるように構成される再配線層と、前記再配線層の上部に位置する上部半導体チップと、前記再配線層の上部に位置する複数の上部積層構造物と、前記再配線層の上部に位置し、前記上部半導体チップの側面及び前記上部積層構造物の側面を囲む上部成形層と、を含む。
【０００７】
上記目的を達成するためになされた本発明のさらに他の態様による半導体パッケージは、パッケージ基板と、前記パッケージ基板上に位置するインターポーザと、前記インターポーザ上に位置し、チップ貫通ビアを含む下部半導体チップと、前記インターポーザ上に位置し、前記下部半導体チップの側面を囲むチップ成形層と、前記インターポーザ上に位置する複数の下部積層構造物と、前記インターポーザ上に位置し、前記チップ成形層の側面及び前記下部積層構造物の側面を囲む下部成形層と、前記下部成形層上に位置し、前記下部半導体チップの前記チップ貫通ビアと電気的に連結されるように構成され、再配線絶縁層及び前記再配線絶縁層の内部に位置しているボンディングパッドを含む再配線層と、前記再配線層上に位置する上部半導体チップと、前記再配線層上に位置する上部積層構造物と、前記再配線層上に位置し、前記上部半導体チップの側面及び前記上部積層構造物の側面を囲む上部成形層と、を含む。
【発明の効果】
【０００８】
本発明によれば、インターポーザのサイズを小さくできるので歩留まりが向上し、実装される半導体チップ間の信号伝達距離が短くなるためノイズが抑制されて信号信頼度が向上した半導体パッケージを提供することができる。
【図面の簡単な説明】
【０００９】
本発明の一実施形態による半導体パッケージを概略的に示す平面図である。
図１の半導体パッケージを図１のＡ－Ａ’線に沿って切断して概略的に示す断面図である。
図２に示す半導体パッケージの「ＥＸ１」部分を拡大して概略的に示す拡大図である。
本発明の一実施形態による半導体パッケージを概略的に示す断面図である。
本発明の一実施形態による半導体パッケージを概略的に示す断面図である。
図５に示す半導体パッケージの「ＥＸ２」部分を拡大して概略的に示す拡大図である。
本発明の一実施形態による半導体パッケージを概略的に示す断面図である。
本発明の一実施形態による半導体パッケージを概略的に示す断面図である。
本発明の一実施形態による半導体パッケージを概略的に示す平面図である。
図９の半導体パッケージを図９のＢ－Ｂ’線に沿って切断して概略的に示す断面図である。
【発明を実施するための形態】
【００１０】
本実施形態は、多様な変更を加えることができ、かつ様々な形態を有することができるところ、一部の実施形態を図面に例示し、詳細に説明する。しかし、これは、本発明の実施形態を特定の開示形態に限定しようとする意図ではない。
（【００１１】以降は省略されています）

関連特許