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公開番号2025156014
公報種別公開特許公報(A)
公開日2025-10-14
出願番号2025040778
出願日2025-03-14
発明の名称半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H10D 84/80 20250101AFI20251002BHJP()
要約【課題】ナノシート電界効果トランジスタと類似した構造を有するダイオードにおいて安定した性能及び向上した信頼性を提供する半導体素子を提供する。
【解決手段】半導体素子10は、素子分離膜STI間の基板101で第1水平方向Xに沿って配置され、互いに接触する第1ウェル領域NW及び第2ウェル領域PWと、垂直方向に交互に積層されたナノシートNS及び犠牲絶縁パターン111と、ナノシート及び犠牲絶縁パターンの両端部をそれぞれ取り囲む1対の非活性ゲート構造物GSと、ナノシート及び犠牲絶縁パターン101を垂直方向に貫通して第1ウェル領域NWに連結された第1不純物導電部NCと、ナノシート及び犠牲絶縁パターンを垂直方向に貫通して第2ウェル領域PWに連結された第2不純物導電部PCと、第1不純物導電部の上部に連結された第1コンタクトCTと、第2不純物導電部の上部に連結された第2コンタクトCTと、を含む。
【選択図】図1B
特許請求の範囲【請求項１】
互いに対向する第１面及び第２面を有する基板及び前記基板を貫通する、１対の素子分離膜と、
前記１対の素子分離膜の間の前記基板で第１水平方向に沿って配置され、互いに接触する、第１ウェル領域及び第２ウェル領域と、
前記第１ウェル領域上及び前記第２ウェル領域上に垂直方向に交互に積層された、ナノシート及び犠牲絶縁パターンと、
前記ナノシート及び前記犠牲絶縁パターンの両端部から前記第１水平方向と垂直な第２水平方向に延び、前記ナノシート及び前記犠牲絶縁パターンの両端部をそれぞれ取り囲む、１対の非活性ゲート構造物と、
前記第１ウェル領域上で前記ナノシート及び前記犠牲絶縁パターンを前記垂直方向に貫通して、前記第１ウェル領域に連結された、第１不純物導電部と、
前記第２ウェル領域上で前記ナノシート及び前記犠牲絶縁パターンを前記垂直方向に貫通して、前記第２ウェル領域に連結された、第２不純物導電部と、
前記第１不純物導電部の上部に連結された、第１コンタクトと、
前記第２不純物導電部の上部に連結された、第２コンタクトと、を含む、
半導体素子。
続きを表示（約 1,100 文字）【請求項２】
前記第１水平方向に前記第１ウェル領域と前記第２ウェル領域とが接触する界面上に非活性ゲート構造物が配置されない、
ことを特徴とする、請求項１に記載の半導体素子。
【請求項３】
前記第１水平方向に前記１対の非活性ゲート構造物の間に前記第１コンタクト及び前記第２コンタクトが配置される、
ことを特徴とする、請求項２に記載の半導体素子。
【請求項４】
前記第１不純物導電部及び前記第２不純物導電部は、前記ナノシート及び前記犠牲絶縁パターンが互いに異なる導電型不純物でドーピングされた領域である、
ことを特徴とする、請求項１に記載の半導体素子。
【請求項５】
前記第１不純物導電部と前記第２不純物導電部との間に位置する前記ナノシートは、半導体パターンであり、前記犠牲絶縁パターンは、絶縁パターンである、
ことを特徴とする、請求項４に記載の半導体素子。
【請求項６】
前記第１不純物導電部及び前記第２不純物導電部の最上面の垂直レベルは、前記ナノシートのうち最上層半導体パターンの上面の垂直レベルと実質的に同一であり、
前記第１不純物導電部及び前記第２不純物導電部の最下面の垂直レベルは、前記基板の前記第１面と前記第２面との間に位置する、
ことを特徴とする、請求項４に記載の半導体素子。
【請求項７】
前記ナノシートの前記第１水平方向に沿う長さと、前記犠牲絶縁パターンの前記第１水平方向に沿う長さとは、実質的に同一である、
ことを特徴とする、請求項１に記載の半導体素子。
【請求項８】
前記第１ウェル領域及び前記第２ウェル領域は、前記基板が互いに異なる導電型不純物でドーピングされた領域であり、
前記第１ウェル領域と前記第２ウェル領域とが接触して側面ダイオード(lateral diode)を構成する、
ことを特徴とする、請求項１に記載の半導体素子。
【請求項９】
前記第１ウェル領域及び前記第２ウェル領域の最上面の垂直レベルは、前記基板の前記第１面と実質的に同一であり、
前記第１ウェル領域及び前記第２ウェル領域の最下面の垂直レベルは、前記基板の前記第２面と実質的に同一である、
ことを特徴とする、請求項８に記載の半導体素子。
【請求項１０】
前記第１不純物導電部と前記第１ウェル領域とは、互いに等しい第１導電型不純物を含み、
前記第２不純物導電部と前記第２ウェル領域とは、互いに等しい第２導電型不純物を含み、
前記第１導電型不純物と前記第２導電型不純物とは、互いに反対の導電型を有する、
ことを特徴とする、請求項１に記載の半導体素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子に関し、さらに詳細には、電界効果トランジスタ及びダイオードを含む半導体素子に関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
半導体素子のサイズが徐々に縮まることにより、基板上に電界効果トランジスタの集積度を増加させる必要が生じ、これにより、同じレイアウト領域上に積層された複数のナノシートを含む、ナノシート電界効果トランジスタ（ＮＳＦＥＴ）が開発された。最近では、半導体素子の集積度がさらに高くなり、半導体素子のサイズがさらに縮まることにより、ナノシート電界効果トランジスタ及びそれと類似した構造を有するダイオードの信頼性を向上させることができる得る新たな構造の開発が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、ナノシート電界効果トランジスタと類似した構造を有するダイオードにおいて安定した性能及び向上した信頼性を提供することができる半導体素子を提供することである。
【０００４】
本発明の技術的思想が解決しようとする課題は、前述した課題に制限されず、言及されていない、さらに他の課題は、下記の記載から、当業者であれば明確に理解されるであろう。
【課題を解決するための手段】
【０００５】
本発明の技術的思想による半導体素子は、互いに対向する第１面及び第２面を有する基板及び前記基板を貫通する１対の素子分離膜と、前記１対の素子分離膜間の前記基板で第１水平方向に沿って配置され、互いに接触する第１ウェル領域及び第２ウェル領域と、前記第１ウェル領域及び前記第２ウェル領域上に垂直方向に交互に積層されたナノシート及び犠牲絶縁パターンと、前記ナノシート及び前記犠牲絶縁パターンの両端部から前記第１水平方向と垂直な第２水平方向に延び、前記ナノシート及び前記犠牲絶縁パターンの両端部をそれぞれ取り囲む１対の非活性ゲート構造物と、前記第１ウェル領域上で前記ナノシート及び前記犠牲絶縁パターンを前記垂直方向に貫通して前記第１ウェル領域に連結された第１不純物導電部と、前記第２ウェル領域上で前記ナノシート及び前記犠牲絶縁パターンを前記垂直方向に貫通して前記第２ウェル領域に連結された第２不純物導電部と、前記第１不純物導電部の上部に連結された第１コンタクトと、前記第２不純物導電部の上部に連結された第２コンタクトと、を含む。
【０００６】
本発明の技術的思想による半導体素子は、互いに対向する第１面及び第２面を有する基板及び前記基板を貫通し、第１水平方向に離隔される、１対の素子分離膜と、前記１対の素子分離膜間の前記基板上に垂直方向に交互に積層されたナノシート及び犠牲絶縁パターンと、前記ナノシート及び前記犠牲絶縁パターンの両端部から前記第１水平方向と垂直な第２水平方向に延び、前記ナノシート及び前記犠牲絶縁パターンの両端部をそれぞれ取り囲む１対の非活性ゲート構造物と、前記基板、前記ナノシート、及び前記犠牲絶縁パターンを前記垂直方向に貫通する第１不純物領域と、前記基板、前記ナノシート、及び前記犠牲絶縁パターンを前記垂直方向に貫通して、前記第１不純物領域と接触する第２不純物領域と、前記第１不純物領域の上部に連結された第１コンタクトと、前記第２不純物領域の上部に連結された第２コンタクトと、を含む。
【０００７】
本発明の技術的思想による半導体素子は、互いに対向する第１面及び第２面を有する基板及び前記基板を貫通する１対の素子分離膜；前記１対の素子分離膜の間の前記基板で第１水平方向に沿って配置され、互いに接触する第１ウェル領域及び第２ウェル領域と、前記第１ウェル領域及び前記第２ウェル領域上に垂直方向に交互に積層されたナノシート及び犠牲絶縁パターンと、前記第１ウェル領域上で前記ナノシート及び前記犠牲絶縁パターンを前記垂直方向に貫通して前記第１ウェル領域に連結された第１不純物導電部と、前記第２ウェル領域上で前記ナノシート及び前記犠牲絶縁パターンを前記垂直方向に貫通して前記第２ウェル領域に連結された第２不純物導電部と、前記第１不純物導電部の上部に連結された第１コンタクトと、前記第２不純物導電部の上部に連結された第２コンタクトと、前記基板の前記第２面の下に配置される背面電力配線構造物(back side power distribution network)と、を含む。
【発明の効果】
【０００８】
本発明の技術的思想による半導体素子は、ナノシート電界効果トランジスタと類似した構造を有するダイオードにおいて、接合ダイオードの界面上に非活性ゲート構造物が存在しない側面ＰＮ接合ダイオードを含むことにより、安定した性能及び向上した信頼性を提供することができる。
【図面の簡単な説明】
【０００９】
本発明の技術的思想の一実施形態に従った、半導体素子の構成要素を示す概略平面図である。
図１ＡのＢ－Ｂ’線に沿って切断した断面図である。
本発明の技術的思想の他の実施形態に従った、半導体素子の構成要素を示す概略平面図である。
図２ＡのＢ－Ｂ’線に沿って切断した断面図である。
本発明の技術的思想のさらに他の実施形態に従った、半導体素子の概略平面図である。
本発明の技術的思想のさらに他の実施形態に従った、半導体素子の概略平面図である。
本発明の技術的思想のさらに他の実施形態に従った、半導体素子の概略平面図である。
本発明の技術的思想の一実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の他の実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の他の実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の他の実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の他の実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の他の実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の他の実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の他の実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の他の実施形態に従った、半導体素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の他の実施形態に従った、半導体素子の製造方法を。工程順序によって示す断面図である。
本発明の技術的思想の実施形態に従った、半導体素子を含むシステムを示す構成図である。
【発明を実施するための形態】
【００１０】
以下に、添付した図面を参照して、本発明の技術的思想の実施形態について詳細に説明する。
（【００１１】以降は省略されています）

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