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公開番号2025157177
公報種別公開特許公報(A)
公開日2025-10-15
出願番号2025057484
出願日2025-03-31
発明の名称周辺回路領域を含む半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H10B 12/00 20230101AFI20251007BHJP()
要約【課題】周辺回路領域を含む半導体素子を提供する。
【解決手段】本発明の実施形態に係る半導体素子は、メモリセルを含むメモリセルアレイ領域及び前記メモリセルアレイ領域と水平方向に離隔する周辺回路領域を含む。前記周辺回路領域は、第1レベルに配置される上部配線、前記水平方向と直交する垂直方向に前記第1レベルと離隔する第2レベルに配置される下部配線、前記第1レベルと前記第2レベルとの間の少なくとも一つの周辺トランジスタを含む。前記少なくとも一つの周辺トランジスタはそれぞれ、前記垂直方向に延びるチャネル構造物を含む。
【選択図】図1

特許請求の範囲【請求項１】
メモリセルを含むメモリセルアレイ領域であり、前記メモリセルはそれぞれセルトランジスタ及び情報格納構造物を含む、メモリセルアレイ領域；及び
前記メモリセルアレイ領域と水平方向に離隔する周辺回路領域を含み、
前記周辺回路領域は：
第１レベルに配置される上部配線；
前記水平方向と直交する垂直方向に前記第１レベルと離隔する第２レベルに配置される下部配線；及び
前記第１レベルと前記第２レベルとの間の少なくとも一つの周辺トランジスタを含み、
前記少なくとも一つの周辺トランジスタはそれぞれ、前記垂直方向に延びるチャネル構造物を含む、半導体素子。
続きを表示（約 1,200 文字）【請求項２】
前記少なくとも一つの周辺トランジスタの前記チャネル構造物はそれぞれ、前記垂直方向に延びるチャネル領域、及び前記チャネル領域の両端に配置され、前記チャネル領域と前記垂直方向に重なる第１ソース／ドレイン領域と第２ソースドレイン領域を含む、請求項１に記載の半導体素子。
【請求項３】
前記上部配線は、前記少なくとも一つの周辺トランジスタの第１ソース／ドレイン領域のうち一つと電気的に連結され、
前記下部配線は、前記少なくとも一つの周辺トランジスタの第２ソース／ドレイン領域のうち一つと電気的に連結される、請求項２に記載の半導体素子。
【請求項４】
前記少なくとも一つの周辺トランジスタは、前記チャネル領域上の周辺ゲート電極をさらに含み、
前記周辺ゲート電極は、前記第１レベルと前記第２レベルとの間に配置される、請求項１に記載の半導体素子。
【請求項５】
前記少なくとも一つの周辺トランジスタは、第１及び第２周辺トランジスタを含み、
前記周辺回路領域は、前記水平方向において前記第１及び第２周辺トランジスタの間のバックゲート電極をさらに含む、請求項１に記載の半導体素子。
【請求項６】
前記少なくとも一つの周辺トランジスタの前記チャネル構造物は、前記バックゲート電極の両側に配置される第１及び第２チャネル構造物を含む、請求項５に記載の半導体素子。
【請求項７】
前記半導体素子は少なくとも一つのインバータ回路を含み、
前記少なくとも一つの周辺トランジスタは、前記少なくとも一つのインバータ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、
前記上部配線は、前記少なくとも一つのインバータ回路の前記ＰＭＯＳトランジスタと電気的に連結される第１上部配線、及び前記ＮＭＯＳトランジスタと電気的に連結される第２上部配線を含み、
前記下部配線は、前記少なくとも一つのインバータ回路の前記ＰＭＯＳトランジスタとそれぞれ電気的に連結される第１下部配線、及び前記ＮＭＯＳトランジスタとそれぞれ電気的に連結される第２下部配線を含む、請求項１に記載の半導体素子。
【請求項８】
前記少なくとも一つのインバータ回路のそれぞれは、前記第１下部配線及び前記第２下部配線と電気的に連結される連結配線をさらに含み、
前記連結配線は、前記第１レベル及び前記第２レベルと前記垂直方向に離隔する第３レベルに配置される、請求項７に記載の半導体素子。
【請求項９】
前記第１レベルは、前記第２レベルと前記第３レベルとの間に配置される、請求項８に記載の半導体素子。
【請求項１０】
前記第２レベルは、前記第１レベルと前記第３レベルとの間に配置される、請求項８に記載の半導体素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、周辺回路領域を含む半導体素子に関する。
続きを表示（約 3,300 文字）【背景技術】
【０００２】
半導体素子に対する高性能、高速化及び／又は多機能化等に対する要求が増大するにつれて、半導体素子の集積度が増加している。半導体素子の高集積化傾向に対応した微細パターンの半導体素子を製造するには、微細な幅又は微細な離隔距離を有するパターンを実現することが要求される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的思想が解決しようとする技術的課題の一つは、垂直方向に延びるチャネル構造物を有する周辺トランジスタが配置された周辺回路領域を有する半導体素子を提供することにある。
【課題を解決するための手段】
【０００４】
例示的な実施形態に係る半導体素子は、メモリセルを含むメモリセルアレイ領域であり、上記メモリセルは、それぞれセルトランジスタ及び情報格納構造物を含む、メモリセルアレイ領域；及び上記メモリセルアレイ領域と水平方向に離隔する周辺回路領域を含むことができる。上記周辺回路領域は、第１レベルに配置される上部配線；上記水平方向と直交する垂直方向に上記第１レベルと離隔する第２レベルに配置される下部配線；及び上記第１レベルと上記第２レベルとの間の少なくとも一つの周辺トランジスタを含むことができる。上記少なくとも一つの周辺トランジスタはそれぞれ、上記垂直方向に延びるチャネル構造物を含むことができる。
【０００５】
例示的な実施形態に係る半導体素子は、メモリセルアレイ領域及び上記メモリセルアレイ領域と基板上において水平方向に離隔する第１周辺回路領域を含む第１構造物を含むことができる。上記メモリセルアレイ領域は、ビットライン構造物；上記ビットライン構造物上に配置され、上記水平方向と直交する垂直方向に延びるセルチャネル構造物；上記セルチャネル構造物の間のワードライン；上記セルチャネル構造物上に配置され、上記セルチャネル構造物と電気的に連結されるコンタクトパターン；及び上記コンタクトパターン上の情報格納構造物を含むことができる。上記第１周辺回路領域は、第１レベルに配置される上部配線；上記第１レベルと上記垂直方向に離隔する第２レベルに配置される下部配線；及び上記第１レベルと上記第２レベルとの間の少なくとも一つの第１周辺トランジスタを含むことができる。上記少なくとも一つの第１周辺トランジスタはそれぞれ、上記垂直方向に延びる周辺チャネル構造物を含むことができる。上記上部配線の少なくとも一部分は、上記ビットライン構造物と上記垂直方向において同じレベルに配置されることができる。
【０００６】
例示的な実施形態に係る半導体素子は、メモリセルを含むメモリセルアレイ領域であり、上記メモリセルはそれぞれセルトランジスタ及び情報格納構造物を含む、メモリセルアレイ領域；及び上記メモリセルアレイ領域と第１又は第２水平方向に離隔する周辺回路領域を含むことができる。上記周辺回路領域は、上記第１水平方向に延びて第１ドーピング領域上に配置される第１上部配線；上記第１水平方向に延びて第２ドーピング領域上に配置される第２上部配線；上記第１及び第２水平方向と直交する垂直方向に上記第１上部配線の下に離隔して配置される第１下部配線；上記垂直方向に上記第２上部配線の下に離隔して配置される第２下部配線；上記第１上部配線と上記第１下部配線との間で上記垂直方向に延びる第１チャネル構造物；上記第２上部配線と上記第２下部配線との間で上記垂直方向に延びる第２チャネル構造物；上記第１チャネル構造物及び上記第２チャネル構造物の側面上に配置され、上記第１水平方向と交差する上記第２水平方向に延びる周辺ゲート電極；及び上記第１下部配線及び上記第２下部配線と電気的に連結される連結配線を含むことができる。上記第１上部配線及び上記第２上部配線は第１レベルに配置され、上記第１下部配線及び上記第２下部配線は第２レベルに配置され、上記連結配線は上記垂直方向に上記第１レベル及び上記第２レベルと互いに離隔する第３レベルに配置されることができる。
【発明の効果】
【０００７】
本発明の技術的思想の実施形態によれば、第１周辺回路領域はメモリセル領域と同じレベルに配置され、第２周辺回路領域上に配置されることができる。したがって、第１周辺回路領域の分だけ半導体素子のサイズを減らすことができる。また、第１周辺回路領域の周辺トランジスタはメモリセル領域のセルトランジスタと類似の構造を有するため、過度に工程を追加することなく第１周辺回路領域を形成することができる。
【０００８】
本発明の多様でありながらも有益な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。
【図面の簡単な説明】
【０００９】
例示的な実施形態に係る半導体素子の概略的な斜視図である。
例示的な実施形態に係る半導体素子の平面図である。
図２に示す半導体素子の線Ｉ－Ｉ’に沿った垂直断面図である。
図３ａに示す半導体素子の一部拡大図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の回路図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の平面図である。
図５に示す周辺回路素子の概略的な斜視図である。
図５に示す周辺回路素子の線ＩＩ－ＩＩ’に沿った垂直断面図である。
図７ａに示す半導体素子の一部拡大図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の垂直断面図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の平面図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の平面図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の平面図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の平面図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の回路図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の平面図である。
図１４に示す周辺回路素子の概略的な斜視図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の平面図である。
図１６に示す周辺回路素子の概略的な斜視図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の回路図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の概略的な斜視図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の概略的な斜視図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の回路図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の平面図である。
図２２に示す周辺回路素子の概略的な斜視図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の平面図である。
図２４に示す周辺回路素子の概略的な斜視図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の回路図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の概略的な斜視図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の概略的な斜視図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の回路図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の概略的な斜視図である。
例示的な実施形態に係る第１周辺回路領域の周辺回路素子の平面図である。
【発明を実施するための形態】
【００１０】
以下、添付の図面を参照して本発明の好ましい実施形態について以下のように説明する。
（【００１１】以降は省略されています）

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