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公開番号2025178126
公報種別公開特許公報(A)
公開日2025-12-05
出願番号2025059474
出願日2025-03-31
発明の名称半導体装置及びそれを含むデータ記憶システム
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10B 43/50 20230101AFI20251128BHJP()
要約【課題】集積度を増加させる半導体装置を提供する。
【解決手段】半導体装置は、導電層101、第1、第2領域及びこの間の延長領域R2においてZ方向に互いに離隔して、導電層から順次積層する下部ゲート電極130L、メモリゲート電極130M及び上部ゲート電極130Uを含む積層構造物GS、第1、第2領域において積層構造物を貫通し、Z方向に沿って夫々延びる第1、第2チャネル構造物CHa、CHb、延長領域において上部から上部ゲート電極を貫通し、メモリゲート電極及び下部ゲート電極と夫々電気的に連結するコンタクトプラグMC2及び延長領域と第1、第2領域の境界において上部から上部ゲート電極まで貫通し、上部ゲート電極を第1領域内の第1部分、第2領域内の第2部分及び延長領域内の第3部分に分離する絶縁領域SS2a、SS2bを含み、メモリゲート電極及び下部ゲート電極の夫々は、絶縁領域と離隔して連続的に延長される。
【選択図】図4a
特許請求の範囲【請求項１】
導電層と、
第１領域、第２領域、及び前記第１領域と前記第２領域との間の延長領域において、前記導電層の上面に垂直な第１方向に沿って互いに離隔して積層され、前記導電層から順次積層される下部ゲート電極、メモリゲート電極、及び上部ゲート電極を含む積層構造物と、
前記第１領域及び前記第２領域において、前記積層構造物を貫通し、前記第１方向に沿ってそれぞれ延びる第１チャネル構造物及び第２チャネル構造物と、
前記第１領域、前記延長領域、及び前記第２領域において、前記積層構造物を貫通して前記第１方向に垂直な第２方向に沿って延び、前記第１及び第２方向に垂直な第３方向で互いに離隔する分離領域と、
前記分離領域の間の前記第１及び第２領域のそれぞれにおいて、前記上部ゲート電極を貫通して前記第２方向に延びる第１絶縁領域と、
前記第１領域と前記延長領域の境界及び前記第２領域と前記延長領域の境界において、前記上部ゲート電極を第１上部ゲート電極と第２上部ゲート電極に分割し、前記第３方向に延びる第２絶縁領域と、
前記第１領域において、上部から前記第１上部ゲート電極のうちの少なくとも１つと接触して前記第１上部ゲート電極とそれぞれ電気的に連結される第１ストリング選択コンタクトプラグと、
前記第２領域において、上部から前記第２上部ゲート電極のうちの少なくとも１つと接触して前記第２上部ゲート電極とそれぞれ電気的に連結される第２ストリング選択コンタクトプラグと、
前記延長領域において、上部から前記上部ゲート電極を貫通し、前記メモリゲート電極及び前記下部ゲート電極とそれぞれ電気的に連結されるワードラインコンタクトプラグと、を含むことを特徴とする半導体装置。
続きを表示（約 2,100 文字）【請求項２】
前記第１領域における前記第１ストリング選択コンタクトプラグの個数は、前記第２領域における前記第２ストリング選択コンタクトプラグの個数と同一であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１上部ゲート電極及び前記第２上部ゲート電極は、前記分離領域、前記第１絶縁領域、及び前記第２絶縁領域によって複数のサブ区域に分離され、
前記複数のサブ区域のそれぞれに配置される前記第１ストリング選択コンタクトプラグまたは前記第２ストリング選択コンタクトプラグの個数は、同じであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記複数のサブ区域のうちのいずれか１つに配置される前記第１ストリング選択コンタクトプラグまたは前記第２ストリング選択コンタクトプラグは、互いに異なる前記上部ゲート電極と接触することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ワードラインコンタクトプラグと連結される前記メモリゲート電極及び前記下部ゲート電極のそれぞれは、前記第１領域及び前記第２領域の前記第１チャネル構造物及び前記第２チャネル構造物を一緒に電気的に連結することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ワードラインコンタクトプラグは、前記メモリゲート電極及び前記下部ゲート電極のうち、互いに異なるレベルに位置する前記メモリゲート電極及び前記下部ゲート電極とそれぞれ連結されることを特徴とする請求項１に記載の半導体装置。
【請求項７】
導電層と、
第１領域、第２領域、及び前記第１領域と前記第２領域との間の延長領域において、前記導電層の上面に垂直な第１方向に沿って互いに離隔して積層され、前記導電層から順次積層される下部ゲート電極、メモリゲート電極、及び上部ゲート電極を含む積層構造物と、
前記第１領域及び前記第２領域において、前記積層構造物を貫通し、前記第１方向に沿ってそれぞれ延びる第１チャネル構造物及び第２チャネル構造物と、
前記延長領域において、上部から前記上部ゲート電極を貫通し、前記メモリゲート電極及び前記下部ゲート電極とそれぞれ電気的に連結されるワードラインコンタクトプラグと、
前記第１領域と前記延長領域の境界及び前記第２領域と前記延長領域の境界において、上部から前記上部ゲート電極まで貫通し、前記上部ゲート電極を前記第１領域内の第１部分、前記第２領域内の第２部分、及び前記延長領域内の第３部分に分離する絶縁領域と、を含み、
前記第１領域、前記延長領域、及び前記第２領域において、前記メモリゲート電極及び前記下部ゲート電極のそれぞれは、前記絶縁領域と離隔して連続的に延びることを特徴とする半導体装置。
【請求項８】
前記第１部分において前記上部ゲート電極と電気的に連結される第１ストリング選択コンタクトプラグと、
前記第２部分において前記上部ゲート電極と電気的に連結される第２ストリング選択コンタクトプラグと、をさらに含むことを特徴とする請求項７に記載の半導体装置。
【請求項９】
回路素子を含む第１半導体構造物、前記第１半導体構造物の一面上に配置される第２半導体構造物、及び前記回路素子と電気的に連結される入出力パッドを含む半導体記憶装置と、
前記入出力パッドを介して前記半導体記憶装置と電気的に連結され、前記半導体記憶装置を制御するコントローラを含み、
前記第２半導体構造物は、
導電層と、
前記導電層の上面に平行な第１方向に配置された第１領域、延長領域、及び第２領域において、前記第１方向に垂直な第２方向に沿って互いに離隔して積層され、前記導電層上に順に積層されるメモリゲート電極、及び上部ゲート電極を含む積層構造物と、
前記第１領域及び前記第２領域において、前記積層構造物を貫通し、前記第２方向に沿ってそれぞれ延びる第１チャネル構造物及び第２チャネル構造物と、
前記延長領域において、上部から前記上部ゲート電極を貫通し、前記メモリゲート電極とそれぞれ電気的に連結される共通ワードラインコンタクトプラグと、
前記第１領域と前記延長領域の境界、及び前記第２領域と前記延長領域の境界において、上部から前記上部ゲート電極まで貫通して前記上部ゲート電極を分離する絶縁領域と、を含み、
前記共通ワードラインコンタクトプラグのそれぞれは、連結された前記メモリゲート電極を介して前記第１チャネル構造物及び前記第２チャネル構造物と同時に電気的に連結されることを特徴とするデータ記憶システム。
【請求項１０】
前記第２半導体構造物は、
前記第１領域における前記上部ゲート電極と電気的に連結される第１ストリング選択コンタクトプラグと、
前記第２領域における前記上部ゲート電極と電気的に連結される第２ストリング選択コンタクトプラグと、をさらに含むことを特徴とする請求項９に記載のデータ記憶システム。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置及びそれを含むデータ記憶システムに関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
データ記憶を必要とするデータ記憶システムにおいて、大容量のデータを記憶することができる半導体装置が求められている。これにより、半導体装置のデータ記憶容量を増加させる方案が研究されている。例えば、半導体装置のデータ記憶容量を増加させるための方法のうちの１つとして、２次元的に配列されるメモリセルの代わりに３次元的に配列されるメモリセルを含む半導体装置が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、集積度を増加させることができる半導体装置を提供することにある。
【０００４】
また、本発明の目的は、集積度が向上した半導体装置を含むデータ記憶システムを提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による半導体装置は、導電層と、第１領域、第２領域、及び前記第１領域と前記第２領域との間の延長領域において、前記導電層の上面に垂直な第１方向に沿って互いに離隔して積層され、前記導電層から順次積層される下部ゲート電極、メモリゲート電極、及び上部ゲート電極を含む積層構造物と、前記第１領域及び前記第２領域において、前記積層構造物を貫通し、前記第１方向に沿ってそれぞれ延びる第１チャネル構造物及び第２チャネル構造物と、前記第１領域、前記延長領域及び前記第２領域において、前記積層構造物を貫通して前記第１方向に垂直な第２方向に沿って延び、前記第１及び第２方向に垂直な第３方向で互いに離隔する分離領域と、前記分離領域の間の前記第１及び第２領域のそれぞれにおいて前記上部ゲート電極を貫通し、前記第２方向に延びる第１絶縁領域と、前記第１領域と前記延長領域の境界及び前記第２領域と前記延長領域の境界において、前記上部ゲート電極を第１上部ゲート電極及び第２上部ゲート電極に分割し、前記第３方向に延びる第２絶縁領域と、前記第１領域において、上部から前記第１上部ゲート電極のうちの少なくとも１つと接触して、前記第１上部ゲート電極とそれぞれ電気的に連結される第１ストリング選択コンタクトプラグと、前記第２領域において、上部から前記第２上部ゲート電極のうちの少なくとも１つと接触して前記第２上部ゲート電極とそれぞれ電気的に連結される第２ストリング選択コンタクトプラグと、前記延長領域において、上部から前記上部ゲート電極を貫通し、前記メモリゲート電極及び前記下部ゲート電極とそれぞれ電気的に連結されるワードラインコンタクトプラグと、を含むことを特徴とする。
【０００６】
上記目的を達成するためになされた本発明の他の態様による半導体装置は、導電層と、第１領域、第２領域、及び前記第１領域と前記第２領域との間の延長領域において、前記導電層の上面に垂直な第１方向に沿って互いに離隔して積層され、前記導電層から順次積層される下部ゲート電極、メモリゲート電極、及び上部ゲート電極を含む積層構造物と、前記第１領域及び前記第２領域において、前記積層構造物を貫通し、前記第１方向に沿ってそれぞれ延びる第１チャネル構造物及び第２チャネル構造物と、前記延長領域において、上部から前記上部ゲート電極を貫通し、前記メモリゲート電極及び前記下部ゲート電極とそれぞれ電気的に連結されるワードラインコンタクトプラグと、前記第１領域と前記延長領域の境界、及び前記第２領域と前記延長領域の境界において、上部から前記上部ゲート電極まで貫通し、前記上部ゲート電極を前記第１領域内の第１部分、前記第２領域内の第２部分、及び前記延長領域内の第３部分に分離する絶縁領域を含み、前記第１領域、前記延長領域、及び前記第２領域において、前記メモリゲート電極及び前記下部ゲート電極のそれぞれは、前記絶縁領域と離隔して連続的に延びることを特徴とする。
【０００７】
上記目的を達成するためになされた本発明の一態様によるデータ記憶システムは、回路素子を含む第１半導体構造物、前記第１半導体構造物の一面上に配置される第２半導体構造物、及び前記回路素子と電気的に連結される入出力パッドを含む半導体記憶装置と、前記入出力パッドを介して前記半導体記憶装置と電気的に連結され、前記半導体記憶装置を制御するコントローラを含み、前記第２半導体構造物は、導電層、前記導電層の上面に平行な第１方向に配置される第１領域、延長領域、及び第２領域において、前記第１方向に垂直な第２方向に沿って互いに離隔して積層され、前記導電層からメモリゲート電極、及び上部ゲート電極を含む積層構造物と、前記第１領域及び前記第２領域において、前記積層構造物を貫通し、前記第２方向に沿ってそれぞれ延びる第１チャネル構造物及び第２チャネル構造物と、前記延長領域において、上部から前記上部ゲート電極を貫通し、前記メモリゲート電極とそれぞれ電気的に連結される共通ワードラインコンタクトプラグと、前記第１領域と前記延長領域の境界、及び前記第２領域と前記延長領域の境界において、上部から前記上部ゲート電極まで貫通し、前記上部ゲート電極を分離する絶縁領域を含み、前記共通ワードラインコンタクトプラグのそれぞれは、連結された前記メモリゲート電極を介して前記第１チャネル構造物及び前記第２チャネル構造物と同時に電気的に連結されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ゲート電極のコンタクト領域を階段状に形成するための別途の階段工程なしに、コンタクトプラグ形成工程でゲート電極のコンタクト領域と接触するコンタクトプラグを形成することができる。したがって、ゲート電極のコンタクト領域を階段状に形成するための工程を省略できるため、ゲート電極のコンタクト領域の両側にメモリ領域を配置することができる。したがって、１つのゲート電極のコンタクト領域によって両側のメモリ領域が同時に選択され、メモリ領域が配置される可用面積が増加して集積度が向上する。
【０００９】
したがって、集積度が向上した半導体装置及びこれを含むデータ記憶システムを提供することができる。
【００１０】
本発明の多様でありながらも有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解される。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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