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公開番号2025178110
公報種別公開特許公報(A)
公開日2025-12-05
出願番号2025035567
出願日2025-03-06
発明の名称半導体パッケージ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 25/07 20060101AFI20251128BHJP(基本的電気素子)
要約【課題】信頼性が向上した半導体パッケージを提供する。
【解決手段】本発明による半導体パッケージは、パッケージ基板と、パッケージ基板上に配置され、再配線構造物を含むインターポーザダイと、ここで、再配線構造物は、有機物を含む絶縁層と、絶縁層内の再配線層と、を含み、インターポーザダイ内に配置され、再配線層と接続され、第1電極と第1電極上の誘電膜と、誘電膜上の第2電極と、を含む受動素子と、インターポーザダイ上において絶縁層の上面に水平な方向に互いに離隔して配置され、再配線層を介してパッケージ基板に電気的に接続される半導体チップと、を有し、受動素子の厚さは、50μm以下であり、受動素子の誘電膜の少なくとも一部は、結晶質構造を有する。
【選択図】図1a

特許請求の範囲【請求項１】
パッケージ基板と、
前記パッケージ基板上に配置され、再配線構造物を含むインターポーザダイ（ｉｎｔｅｒｐｏｓｅｒｄｉｅ）と、
ここで、前記再配線構造物は、有機物を含む絶縁層と、前記絶縁層内の再配線層と、を含み、
前記インターポーザダイ内に配置され、前記再配線層と接続され、第１電極と前記第１電極上の誘電膜と、前記誘電膜上の第２電極と、を含む受動素子と、
前記インターポーザダイ上において前記絶縁層の上面に水平な方向に互いに離隔して配置され、前記再配線層を介して前記パッケージ基板に電気的に接続される半導体チップと、を有し、
前記受動素子の厚さは、５０μｍ以下であり、
前記受動素子の前記誘電膜の少なくとも一部は、結晶質構造を有することを特徴とする半導体パッケージ。
続きを表示（約 1,400 文字）【請求項２】
前記受動素子の前記誘電膜は、伝導性高分子物質又は金属酸化物を含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記誘電膜の厚さは、前記第１電極の第１厚さ及び前記第２電極の第２厚さより小さい第３厚さを有することを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記半導体チップは、第１半導体チップ及び第２半導体チップを含み、
前記第１半導体チップは、ロジックチップを含み、
前記第２半導体チップは、メモリチップを含み、
前記絶縁層の前記上面に垂直な方向に、前記受動素子は、前記第１半導体チップの少なくとも一部と重畳することを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記受動素子の下面は、前記絶縁層の下面と共面をなすことを特徴とする請求項１に記載の半導体パッケージ。
【請求項６】
前記インターポーザダイは、前記絶縁層の下面の下に配置され、キャビティを含む支持層を含み、
前記受動素子は、前記支持層の前記キャビティ内に配置されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項７】
受動素子と、
前記受動素子の側面及び上面を覆い、有機物を含む絶縁層と、前記絶縁層内に配置され、前記受動素子と接続される再配線層と、を含む再配線構造物と、
前記再配線構造物上において互いに離隔して配置され、前記再配線層と接続される第１半導体チップ及び第２半導体チップと、
前記再配線構造物の下に配置される下部接続パッドと、を有し、
前記下部接続パッドの一部は、前記受動素子の下面と接触することを特徴とする半導体パッケージ。
【請求項８】
パッケージ基板と、
前記パッケージ基板上に配置され、キャビティを含む支持層と、前記支持層上に配置される絶縁層と、前記絶縁層内に配置される再配線層と、を含むインターポーザダイと、
前記支持層の前記キャビティ内に配置され、前記再配線層と接続される受動素子と、
前記インターポーザダイ上に配置され、前記再配線層を介して前記パッケージ基板と電気的に接続される半導体チップと、を有し、
前記受動素子の上面は、前記絶縁層の下面と接触することを特徴とする半導体パッケージ。
【請求項９】
前記インターポーザダイは、
前記キャビティを充填し、前記受動素子を覆う封止材と、
前記封止材の下面及び前記支持層の下面を覆う保護層と、
前記保護層の下に配置される第１及び第２下部接続パッドと、
前記封止材を貫通して前記受動素子と前記第１下部接続パッドとを接続する接続ビアと、
前記支持層と前記保護層を貫通して、前記再配線層と前記第２下部接続パッドとを接続する貫通ビアを含み、
前記受動素子の厚さは、前記支持層の厚さよりも小さいことを特徴とする請求項８に記載の半導体パッケージ。
【請求項１０】
前記インターポーザダイは、前記支持層の下に配置される下部接続パッドをさらに含み、
前記受動素子の厚さは、前記支持層の厚さと同じであり、
前記下部接続パッドの一部は、前記受動素子と接触することを特徴とする請求項８に記載の半導体パッケージ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージに関し、特に、信頼性が向上した半導体パッケージに関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
電子産業の発展及びユーザの要求に応じて、電子機器は、より小型化及び軽量化しており、電子機器に使用される半導体パッケージは小型化及び軽量化と共に高性能及び大容量が要求されている。
小型化及び軽量化と共に高性能及び大容量を実現するための課題として、半導体チップの機能を向上させるためのキャパシタのような受動素子を含む半導体パッケージに対する研究開発絶えず行われている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は上記従来の半導体パッケージにおける課題に鑑みてなされたものであって、本発明の目的は、信頼性が向上した半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するためになされた本発明による半導体パッケージは、パッケージ基板と、前記パッケージ基板上に配置され、再配線構造物を含むインターポーザダイ（ｉｎｔｅｒｐｏｓｅｒｄｉｅ）と、ここで、前記再配線構造物は、有機物を含む絶縁層と、前記絶縁層内の再配線層と、を含み、前記インターポーザダイ内に配置され、前記再配線層と接続され、第１電極と前記第１電極上の誘電膜と、前記誘電膜上の第２電極と、を含む受動素子と、前記インターポーザダイ上において前記絶縁層の上面に水平な方向に互いに離隔して配置され、前記再配線層を介して前記パッケージ基板に電気的に接続される半導体チップと、を有し、前記受動素子の厚さは、５０μｍ以下であり、前記受動素子の前記誘電膜の少なくとも一部は、結晶質構造を有することを特徴とする。
【０００５】
また、上記目的を達成するためになされた本発明による半導体パッケージは、受動素子と、前記受動素子の側面及び上面を覆い、有機物を含む絶縁層と、前記絶縁層内に配置され、前記受動素子と接続される再配線層と、を含む再配線構造物と、前記再配線構造物上において互いに離隔して配置され、前記再配線層と接続される第１半導体チップ及び第２半導体チップと、前記再配線構造物の下に配置される下部接続パッドと、を有し、前記下部接続パッドの一部は、前記受動素子の下面と接触することを特徴とする。
【０００６】
また、上記目的を達成するためになされた本発明による半導体パッケージは、パッケージ基板と、前記パッケージ基板上に配置され、キャビティを含む支持層と、前記支持層上に配置される絶縁層と、前記絶縁層内に配置される再配線層と、を含むインターポーザダイと、前記支持層の前記キャビティ内に配置され、前記再配線層と接続される受動素子と、前記インターポーザダイ上に配置され、前記再配線層を介して前記パッケージ基板と電気的に接続される半導体チップと、を有し、前記受動素子の上面は、前記絶縁層の下面と接触することを特徴とする。
【発明の効果】
【０００７】
本発明に係る半導体パッケージによれば、再配線構造物を含むインターポーザの内部に一定厚さ以下の薄い受動素子を含む構造を有する半導体パッケージを導入することにより、信頼性が向上した半導体パッケージを提供することができる。
【図面の簡単な説明】
【０００８】
本発明の実施形態による半導体パッケージの概略構成を示す断面図である。
本発明の実施形態による半導体パッケージを示す平面図である。
本発明の実施形態による受動素子を示す断面図である。
本発明の実施形態による半導体パッケージの概略構成を示す断面図である。
本発明の実施形態による半導体パッケージの概略構成を示す断面図である。
本発明の実施形態による半導体パッケージの概略構成を示す断面図である。
本発明の実施形態による半導体パッケージを示す平面図である。
本発明の実施形態による半導体パッケージを示す平面図である。
本発明の実施形態による半導体パッケージを示す平面図である。
本発明の実施形態による半導体パッケージを示す平面図である。
本発明の実施形態による半導体パッケージの製造方法を説明するために、工程順序に従って示す断面図である。
本発明の実施形態による半導体パッケージの製造方法を説明するために、工程順序に従って示す断面図である。
本発明の実施形態による半導体パッケージの製造方法を説明するために、工程順序に従って示す断面図である。
本発明の実施形態による半導体パッケージの製造方法を説明するために、工程順序に従って示す断面図である。
本発明の実施形態による半導体パッケージの製造方法を説明するために、工程順序に従って示す断面図である。
本発明の実施形態による半導体パッケージの製造方法を説明するために、工程順序に従って示す断面図である。
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本発明の実施形態による半導体パッケージの製造方法を説明するために、工程順序に従って示す断面図である。
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本発明の実施形態による半導体パッケージの製造方法を説明するために、工程順序に従って示す断面図である。
本発明の実施形態による半導体パッケージの製造方法を説明するために、工程順序に従って示す断面図である。
本発明の実施形態による半導体パッケージの製造方法を説明するために、工程順序に従って示す断面図である。
【発明を実施するための形態】
【０００９】
次に、本発明に係る半導体パッケージを実施するための形態の具体例を図面を参照しながら説明する。
【００１０】
以下、添付の図面を参照し、本発明の実施形態について以下のように説明する。
以下において、「上」、「上部」、「上面」、「下」、「下部」、「下面」、「側面」等の用語は図面符号で表記され、別途言及される場合を除き、図面を基準として称するものと理解することができる。
（【００１１】以降は省略されています）

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