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公開番号2025141854
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2025035652
出願日2025-03-06
発明の名称半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10D 30/47 20250101AFI20250919BHJP()
要約【課題】安定した電気的特性を有し、信頼性を向上できる半導体素子を提供する。
【解決手段】メイントランジスタとメイントランジスタの一端と接続される周辺回路素子とメイントランジスタの他端と周辺回路素子との間に接続されるツェナーダイオードとを有し、メイントランジスタはメインチャンネル層とメインチャンネル層上のメインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層とバリア層上のメインゲート電極とバリア層とメインゲート電極との間に配置されるゲート半導体層とメインゲート電極のそれぞれの側面に配置されメインチャンネル層に接続されるメインソース電極及びメインドレイン電極とを含み、周辺回路素子はメインドレイン電極と接続され2次元電子ガスを有するドリフト領域を含むサブチャンネル層とサブチャンネル層上に配置される感知電極とを含み、ツェナーダイオードは感知電極とメインソース電極との間に接続される。
【選択図】図7
特許請求の範囲【請求項１】
メイントランジスタと、
前記メイントランジスタの一端と電気的に接続される周辺回路素子と、
前記メイントランジスタの他端と前記周辺回路素子との間に電気的に接続されるツェナーダイオードと、を有し、
前記メイントランジスタは、
メインチャンネル層と、
前記メインチャンネル層上の前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、
前記バリア層上のメインゲート電極と、
前記バリア層と前記メインゲート電極との間に配置されるゲート半導体層と、
前記メインゲート電極のそれぞれの側面に配置され、前記メインチャンネル層に電気的に接続されるメインソース電極及びメインドレイン電極と、を含み、
前記周辺回路素子は、
前記メインドレイン電極と電気的に接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層上に配置される感知電極と、を含み、
前記ツェナーダイオードは、前記感知電極と前記メインソース電極との間に電気的に接続されることを特徴とする半導体素子。
続きを表示（約 1,000 文字）【請求項２】
前記周辺回路素子は、前記サブチャンネル層に電気的に接続されるサブドレイン電極をさらに含み、
前記サブドレイン電極は、前記メインドレイン電極と同一層に配置されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記周辺回路素子は、前記メインソース電極と電気的に接続され、前記サブチャンネル層と離隔されるサブソース電極をさらに含み、
前記サブソース電極は、前記メインソース電極と同一層に配置され、
前記サブチャンネル層は、前記メインチャンネル層と同一層に配置されることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記ツェナーダイオードのアノードは、前記メインソース電極に電気的に接続され、
前記ツェナーダイオードのカソードは、前記感知電極に電気的に接続されることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記サブチャンネル層の幅は、前記メインチャンネル層の幅より小さいことを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記周辺回路素子は、前記メインドレイン電極と前記感知電極との間に、前記サブチャンネル層の前記ドリフト領域の抵抗で構成された抵抗素子を含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記抵抗素子は、前記サブチャンネル層上に配置され、前記感知電極と前記メインドレイン電極との間に配置されるコンタクト電極をさらに含むことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記コンタクト電極は、前記感知電極と同一層に配置され、前記感知電極と同一物質を含むことを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記周辺回路素子は、
前記サブチャンネル層に電気的に接続され、前記メインドレイン電極と同一層に配置されるサブドレイン電極と、
前記サブチャンネル層上に配置され、前記感知電極と前記サブドレイン電極との間に配置されるサブゲート電極と、をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項１０】
前記サブゲート電極は、前記メインゲート電極と同一層に配置され、前記メインゲート電極と同一物質を含むことを特徴とする請求項９に記載の半導体素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子に関し、特に、安定した電気的特性を有し、信頼性を向上できる半導体素子に関する。
続きを表示（約 3,800 文字）【背景技術】
【０００２】
電気自動車、鉄道、電気トラムなどの交通分野、太陽光発電、風力発電などの再生可能エネルギーシステム、モバイル機器などの様々な分野で使用される電力半導体素子の重要性はますます高まっている。
電力半導体素子は、高電圧や高電流を扱うために使用される半導体素子であり、大型電力システムや高出力電子機器で電力変換や制御などの機能を行う。
【０００３】
パワー半導体素子は、高電力を処理する能力と耐久性を持ち、大量の電流を扱うことができ、高電圧に耐え得る。
例えば、パワー半導体素子は、数百ボルトから数千ボルトの電圧、数十アンペアから数千アンペアの電流を処理する。
パワー半導体素子は、電力損失を最小限に抑え、電気エネルギーの効率を向上させる。
また、パワー半導体素子は、高温などの環境でも安定して駆動する。
このようなパワー半導体素子は、素材によって区分され、例えば、ＳｉＣパワー半導体素子、ＧａＮパワー半導体素子がある。
【０００４】
従来のシリコンウェハー（Ｓｉｗａｆｅｒ）に代わってＳｉＣ又はＧａＮを活用して電力半導体素子を製造することで、高温で不安定な特性を持つシリコンの欠点を補うことができる。
ＳｉＣパワー半導体素子は、高温に強く、電力損失が少なく、電気自動車、再生可能エネルギーシステムなどに適している。
ＧａＮパワー半導体素子は高コストが要求されるが、速度の面で効率的であり、モバイル機器の高速充電などに適している。
従って、パワー半導体素子の安定した電気的特性、及び信頼性の向上が課題となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来の半導体素子における課題に鑑みてなされたものであって、本発明の目的は、安定した電気的特性を有し、信頼性を向上できる半導体素子を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による半導体素子は、メイントランジスタと、前記メイントランジスタの一端と電気的に接続される周辺回路素子と、前記メイントランジスタの他端と前記周辺回路素子との間に電気的に接続されるツェナーダイオードと、を有し、前記メイントランジスタは、メインチャンネル層と、前記メインチャンネル層上の前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、前記バリア層上のメインゲート電極と、前記バリア層と前記メインゲート電極との間に配置されるゲート半導体層と、前記メインゲート電極のそれぞれの側面に配置され、前記メインチャンネル層に電気的に接続されるメインソース電極及びメインドレイン電極と、を含み、前記周辺回路素子は、前記メインドレイン電極と電気的に接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層と、前記サブチャンネル層上に配置される感知電極と、を含み、前記ツェナーダイオードは、前記感知電極と前記メインソース電極との間に電気的に接続されることを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体素子は、メイントランジスタと、前記メイントランジスタの一端と電気的に接続される抵抗素子と、前記メイントランジスタの他端と前記抵抗素子との間に電気的に接続されるツェナーダイオードと、を有し、前記メイントランジスタは、メインチャンネル層と、前記メインチャンネル層上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、前記バリア層上に配置されるゲート電極と、前記バリア層と前記ゲート電極との間に配置されるゲート半導体層と、前記ゲート電極のそれぞれの側面に配置され、前記メインチャンネル層に電気的に接続されるメインソース電極及びメインドレイン電極と、を含み、前記抵抗素子は、前記メインドレイン電極と電気的に接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層と、前記サブチャンネル層の一側と電気的に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、前記サブチャンネル層の他側と電気的に接続される感知電極と、を含み、前記サブチャンネル層の幅は、前記メインチャンネル層の幅より小さく、前記ツェナーダイオードは、前記感知電極と前記メインソース電極との間に電気的に接続されることを特徴とする。
【０００８】
また、上記目的を達成するためになされた本発明による半導体素子は、メイントランジスタと、前記メイントランジスタの一端と電気的に接続されるサブトランジスタ素子と、前記メイントランジスタの他端と前記サブトランジスタ素子との間に電気的に接続されたツェナーダイオードと、を有し、前記メイントランジスタは、メインチャンネル層と、前記メインチャンネル層上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、前記バリア層上に配置されるゲート電極と、前記バリア層と前記ゲート電極との間に配置されるゲート半導体層と、前記ゲート電極のそれぞれの側面に配置され、前記メインチャンネル層に電気的に接続されるメインソース電極及びメインドレイン電極と、を含み、前記サブトランジスタは、前記メインドレイン電極と電気的に接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層と、前記サブチャンネル層に電気的に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、前記サブチャンネル層に電気的に接続される感知電極と、前記サブチャンネル層上に配置され、前記サブドレイン電極と前記感知電極との間に配置されるサブゲート電極と、を含み、前記ツェナーダイオードは、前記感知電極と前記メインソース電極との間に電気的に接続されることを特徴とする。
【発明の効果】
【０００９】
本発明に係る半導体素子によれば、電気的分極特性が異なる半導体層を含み、相対的に大きい分極率を有する半導体層は、それと異種接合された他の半導体層に２次元電子ガスを誘発し、このような２次元電子ガスは、メインソース電極とメインドレイン電極との間のチャンネルとして利用することができ、このような２次元電子ガスの流れが継続又は中断することは、メインゲート電極に印加されるバイアス電圧によって制御することができ、これらにより、半導体素子の電気的特性及び信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
本発明の実施形態による半導体素子の概略構成を示すブロック図である。
本発明の実施形態による半導体素子を示す回路図である。
図２の実施形態による半導体素子のゲート電圧、第１電源電圧、及び感知電圧を示すタイミング図である。
本発明の実施形態による半導体素子の概略構成を示す図である。
図４のＡ－Ａ’線に沿って切断した断面図である。
図４のＡ－Ａ’線に沿って切断した断面図である。
図４のＢ－Ｂ’線及びＣ－Ｃ’線に沿って切断した断面図である。
本発明の実施形態による半導体素子を示した図４のＢ－Ｂ’線及びＣ－Ｃ’線に対応する断面図である。
本発明の実施形態による半導体素子の抵抗ユニットを示す回路図である。
図９の実施形態による半導体素子を示す平面図である。
図１０のＤ－Ｄ’線に沿って切断した断面図である。
本発明の実施形態による半導体素子の周辺回路素子を示す、図１０のＤ－Ｄ’線に対応する断面図である。
本発明の実施形態による半導体素子を示す回路図である。
図１３の実施形態による半導体素子のゲート電圧、第１電源電圧、及び感知電圧を示すタイミング図である。
図１３の実施形態による半導体素子を示す平面図である。
図１５のＥ－Ｅ’線に沿って切断した断面図である。
本発明の実施形態による半導体素子の周辺回路素子を示す、図１５のＥ－Ｅ’線に対応する断面図である。
本発明の実施形態による半導体素子の周辺回路素子を示す、図１５のＥ－Ｅ’線に対応する断面図である。
本発明の実施形態による半導体素子の周辺回路素子を示す平面図である。
本発明の実施形態による半導体素子を示す平面図である。
図２０のＦ－Ｆ’線に沿って切断した断面図である。
本発明の実施形態による半導体素子を示す回路図である。
図２２の実施形態による半導体素子のゲート電圧、第１電源電圧、及び感知電圧を示すタイミング図面である。
図２２の実施形態による半導体素子を示す平面図である。
図２４のＧ－Ｇ’線に沿って切断した断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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