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公開番号2025160128
公報種別公開特許公報(A)
公開日2025-10-22
出願番号2025062285
出願日2025-04-04
発明の名称集積回路パッケージ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類G11C 7/22 20060101AFI20251015BHJP(情報記憶)
要約【課題】チップ間で送受信されるデータ信号に対するデータ有効ウィンドウのマージンを改善する集積回路パッケージを提供する。
【解決手段】本発明の集積回路パッケージは、基板上で第1クロック信号及び第1データ信号を出力する第1半導体チップと、第1クロック信号及び第1データ信号のうちの少なくとも一つをディレイさせて第1クロック信号及び第1データ信号に基づいて第2クロック信号及び第2データ信号を出力するディレイ回路と、基板上で第1半導体チップから水平的に離隔されて第2クロック信号及び第2データ信号を受信する第2半導体チップと、を備える。
【選択図】図1

特許請求の範囲【請求項１】
基板と、
前記基板上で第１クロック信号及び第１データ信号を出力する第１半導体チップと、
前記第１クロック信号及び前記第１データ信号のうちの少なくとも一つを遅延させて前記第１クロック信号及び前記第１データ信号に基づいて第２クロック信号及び第２データ信号を出力するディレイ回路と、
前記基板上で前記第１半導体チップから水平的に離隔されて前記第２クロック信号及び前記第２データ信号を受信する第２半導体チップと、を備えることを特徴とする集積回路パッケージ。
続きを表示（約 1,300 文字）【請求項２】
前記第２クロック信号及び前記第２データ信号を受信して前記第２データ信号に対するデータ有効区間をチェックする動作を行うデータチェッカーを更に含むことを特徴とする請求項１に記載の集積回路パッケージ。
【請求項３】
前記基板と前記第１半導体チップとの間に配置されて前記第１半導体チップ及び前記第２半導体チップが実装されるアクティブインターポーザを更に含み、
前記アクティブインターポーザは、前記ディレイ回路を含むことを特徴とする請求項１に記載の集積回路パッケージ。
【請求項４】
前記第１半導体チップ及び前記第２半導体チップに連結されて前記ディレイ回路を含むブリッジチップを更に含み、
前記ブリッジチップは、前記基板の一面に形成されるキャビティに配置されることを特徴とする請求項１に記載の集積回路パッケージ。
【請求項５】
前記第１半導体チップ及び前記第２半導体チップは、前記基板に実装されることを特徴とする請求項４に記載の集積回路パッケージ。
【請求項６】
前記第１データ信号は、１ビットのデータを含む第３データ信号及び第４データ信号を含み、
前記第２データ信号は、前記第３及び第４データ信号に基づいて前記ディレイ回路によって出力される第５データ信号及び第６データ信号を含み、
前記ディレイ回路は、前記第３データ信号に基づいて前記第５データ信号を出力する第１ディレイ回路、前記第４データ信号に基づいて前記第６データ信号を出力する第２ディレイ回路、及び前記第１クロック信号に基づいて前記第２クロック信号を出力するクロックディレイ回路を含むことを特徴とする請求項１に記載の集積回路パッケージ。
【請求項７】
前記第１ディレイ回路は、前記第３データ信号を予め定められたディレイ時間だけディレイさせて第１ディレイバッファー信号を出力する第１ディレイバッファー、前記第１ディレイバッファー信号を前記ディレイ時間だけディレイさせて第２ディレイバッファー信号を出力する第２ディレイバッファー、並びに前記第３データ信号、前記第１ディレイバッファー信号、及び前記第２ディレイバッファー信号に基づいて前記第５データ信号を出力するマルチプレクサを含むことを特徴とする請求項６に記載の集積回路パッケージ。
【請求項８】
前記マルチプレクサに選択信号を提供するディレイセレクタを更に含むことを特徴とする請求項７に記載の集積回路パッケージ。
【請求項９】
前記第５データ信号は、前記第３データ信号に対してディレイ動作が実行されることによって生成され、
前記第６データ信号と前記第４データ信号との間の位相差は、前記第２クロック信号と前記第１クロック信号との間の位相差と同じであることを特徴とする請求項６に記載の集積回路パッケージ。
【請求項１０】
前記第２クロック信号は、前記第１クロック信号に対してディレイ動作が実行されることによって生成され、
前記第５データ信号と前記第３データ信号との間の位相差は、前記第６データ信号と前記第４データ信号との間の位相差と同じであることを特徴とする請求項６に記載の集積回路パッケージ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、集積回路パッケージに関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
電子製品の小型化、多機能化、及び高性能化が要求されるにつれて、パッケージの軽薄化、高集積化、高性能化、及び高速化も要求されている。そのため、高いデータ帯域幅を有するシステムを実現できる集積回路パッケージに対する需要が増加しており、それに伴い、パッケージ内のデータ入出力速度が増加している。
【０００３】
データ入出力速度の増加に伴い、データ有効ウィンドウ（Ｗｉｎｄｏｗ）マージンが減少し、データパターンの密集度上昇に伴うカップリングノイズが増加し、データ信号の信号保全性（ＳｉｇｎａｌＩｎｔｅｇｒｉｔｙ）が低下し、これを改善する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、チップ間で送受信されるデータ信号に対するデータ有効ウィンドウのマージンを改善する集積回路パッケージを提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による集積回路パッケージは、基板と、前記基板上で第１クロック信号及び第１データ信号を出力する第１半導体チップと、前記第１クロック信号及び前記第１データ信号のうちの少なくとも一つを遅延させて前記第１クロック信号及び前記第１データ信号に基づいて第２クロック信号及び第２データ信号を出力するディレイ回路と、前記基板上で前記第１半導体チップから水平的に離隔されて前記第２クロック信号及び前記第２データ信号を受信する第２半導体チップと、を備える。
【０００６】
一実施形態による集積回路パッケージは、第１クロック信号及び第１データ信号を出力する第１半導体チップと、前記第１半導体チップに連結されて前記第１クロック信号及び前記第１データ信号のうちの少なくとも一つを遅延させて第２クロック信号及び第２データ信号を出力するディレイ回路を含むアクティブインターポーザと、前記アクティブインターポーザ上で前記第１半導体チップから水平的に離隔されて前記第２クロック信号及び第２データ信号を受信する第２半導体チップと、を備える。
【０００７】
一実施形態による集積回路パッケージの動作方法は、基板上に実装された第１半導体チップから入出力チューニングコマンドを受信するステップと、前記入出力チューニングコマンドの受信に対応して前記第１半導体チップから第１クロック信号及び第１データ信号を受信するステップと、前記第１クロック信号及び前記第１データ信号のうちの少なくとも一つを遅延させる入出力チューニング動作を行って第２クロック信号及び第２データ信号を出力するステップと、前記第２クロック信号及び前記第２データ信号に基づいて前記第２データ信号に対するデータ有効区間をチェックするステップと、前記チェックステップの結果に対応して前記入出力チューニング動作に対するディレイ設定値を設定するステップと、前記ディレイ設定値に基づいて前記第２クロック信号及び前記第２データ信号を出力するステップと、を有する。
【発明の効果】
【０００８】
本発明の集積回路パッケージによれば、チップ間で送受信されるデータ信号に対するデータ有効ウィンドウのマージンを改善することができ、またチップ間で同期式により送受信されるクロック信号とデータ信号との間のスキュー（ｓｋｅｗ）を改善してデータ伝送中に発生するデータエラーを減らすことができる。
【図面の簡単な説明】
【０００９】
一実施形態による集積回路パッケージを示すブロック図である。
一実施形態による集積回路パッケージの一例を示すブロック図である。
一実施形態によるディレイ回路を示す回路図である。
一実施形態による集積回路パッケージの一例を説明するための図である。
一実施形態による集積回路パッケージの動作方法の一例を示すフローチャートである。
一実施形態による集積回路パッケージの入出力チューニング動作を説明するためのタイミング図である。
一実施形態による集積回路パッケージの入出力チューニング動作を説明するためのタイミング図である。
一実施形態による集積回路パッケージの他の例を示すブロック図である。
一実施形態による集積回路パッケージの動作方法の他の例を示すフローチャートである。
一実施形態による集積回路パッケージの他の例を説明するための図である。
一実施形態による集積回路パッケージの更に他の例を説明するための図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
（【００１１】以降は省略されています）

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