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公開番号2025164732
公報種別公開特許公報(A)
公開日2025-10-30
出願番号2025066560
出願日2025-04-15
発明の名称半導体装置及びこれを含むデータ記憶システム
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H10B 43/50 20230101AFI20251023BHJP()
要約【課題】信頼性が向上した半導体装置及びこれを含むデータ記憶システムを提供する。
【解決手段】半導体装置は、X方向に沿って互いに異なる長さで延在し、ゲートコンタクト領域130Pを含むゲート電極130と、ゲート電極と交互に配置される層間絶縁層120と、ゲート電極を貫通しX方向とZ方向に延在するコンタクトプラグ170と、層間絶縁層と交互に配置され、コンタクトプラグを囲み、ゲートコンタクト領域とコンタクトプラグとの間に配置される第1コンタクト絶縁層161を含むコンタクト絶縁層160と、を含み、コンタクトプラグの夫々は、垂直延長部170V及び垂直延長部から水平方向に延在し、ゲートコンタクト領域及び第1コンタクト絶縁層と垂直な方向に重なる水平延長部170Hと、水平延長部とゲートコンタクト領域との間から水平延長部と第1コンタクト絶縁層との間に延在する導電性ライナーを含む。
【選択図】図2
特許請求の範囲【請求項１】
基板、前記基板上の回路素子、及び前記回路素子上の回路配線を含む第１半導体構造物と、
前記第１半導体構造物上に配置され、第１領域及び第２領域を有する第２半導体構造物と、を含み、
前記第２半導体構造物は、
プレート層と、
前記プレート層上で前記プレート層の上面に垂直な方向に沿って互いに離隔して積層され、前記第２領域上で前記垂直な方向と交差する第１方向に沿って互いに異なる長さで延在し、ゲートコンタクト領域をそれぞれ含むゲート電極と、
前記ゲート電極と交互に配置された層間絶縁層と、
前記第１領域で前記ゲート電極及び前記層間絶縁層を貫通し、前記垂直な方向に沿って延在するチャネル構造物と、
前記第２領域で前記ゲート電極を貫通し、前記垂直な方向に沿って延在し、前記ゲート電極を前記回路配線のうち一部とそれぞれ電気的に連結するコンタクトプラグと、
前記層間絶縁層と交互に配置され、前記コンタクトプラグを囲み、前記ゲートコンタクト領域と前記コンタクトプラグとの間に配置される第１コンタクト絶縁層を含むコンタクト絶縁層と、を含み、
前記コンタクトプラグのそれぞれは、
前記垂直な方向に沿って延在する垂直延長部と、
前記垂直延長部から水平方向に延在し、前記ゲートコンタクト領域及び前記第１コンタクト絶縁層と前記垂直な方向に重なる水平延長部と、
前記水平延長部と前記ゲートコンタクト領域との間で、前記水平延長部と前記第１コンタクト絶縁層との間に延在する導電性ライナーと、を含む、
半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記コンタクトプラグは、前記ゲート電極と同じ第１導電性物質を含み、
前記導電性ライナーは、前記第１導電性物質とは異なる第２導電性物質を含む、請求項１に記載の半導体装置。
【請求項３】
前記ゲートコンタクト領域の上部面は、それぞれの前記第１コンタクト絶縁層の上部面よりも高いレベルに配置されている、請求項１に記載の半導体装置。
【請求項４】
前記ゲートコンタクト領域と重なる前記水平延長部の第１部分の高さは、前記第１コンタクト絶縁層と重なる前記水平延長部の第２部分の高さよりも低い、請求項１に記載の半導体装置。
【請求項５】
前記コンタクト絶縁層は、前記ゲートコンタクト領域の下部において前記コンタクトプラグを囲む第２コンタクト絶縁層をさらに含み、
前記第２コンタクト絶縁層のそれぞれの高さは、前記第１コンタクト絶縁層のそれぞれの高さよりも高い、請求項１に記載の半導体装置。
【請求項６】
前記ゲート電極は、前記第２コンタクト絶縁層と接するゲート積層領域をさらに含み、
前記ゲート積層領域の高さは、前記ゲートコンタクト領域の高さよりも大きい、請求項５に記載の半導体装置。
【請求項７】
前記コンタクト絶縁層から延在して、前記層間絶縁層と前記垂直延長部との間に配置されたシーリングパターンをさらに含み、
前記シーリングパターンは、シリコン窒化物を含む、請求項１に記載の半導体装置。
【請求項８】
前記導電性ライナーは、前記コンタクト絶縁層と前記垂直延長部との間及び前記シーリングパターンと前記垂直延長部との間に延在する、請求項７に記載の半導体装置。
【請求項９】
前記コンタクト絶縁層のそれぞれは、第１絶縁パターン、及び前記第１絶縁パターンによって一部が囲まれる第２絶縁パターンをそれぞれ含み、
前記第１絶縁パターンは、シリコン酸化物を含み、
前記第２絶縁パターンは、シリコン窒化物を含む、請求項１に記載の半導体装置。
【請求項１０】
前記第１コンタクト絶縁層の前記第２絶縁パターンの上面上に第１コンタクト絶縁層の前記第１絶縁パターンの第１厚さは、前記第１コンタクト絶縁層の前記第２絶縁パターンの下面上の前記第１コンタクト絶縁層の前記第１絶縁パターンの第２厚さよりも小さい、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置及びこれを含むデータ記憶システムに関する。
続きを表示（約 4,400 文字）【背景技術】
【０００２】
データ記憶を必要とするデータ記憶システムにおいて、高容量のデータを記憶することができる半導体装置が求められている。これにより、半導体装置のデータ記憶容量を増加させることができる方案が研究されている。例えば、半導体装置のデータ記憶容量を増加させるための方法のうち一つとして、２次元的に配列されるメモリセルの代わりに３次元的に配列されるメモリセルを含む半導体装置が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする技術的課題のうち一つは、信頼性が向上した半導体装置及びこれを含むデータ記憶システムを提供することである。
【０００４】
但し、本発明の目的は上述した目的に限定されるものではなく、本発明の思想及び領域から逸脱しない範囲で多様に拡張することができる。
【課題を解決するための手段】
【０００５】
本発明の実施形態による半導体装置は、基板、上記基板上の回路素子、及び上記回路素子上の回路配線を含む第１半導体構造物と、上記第１半導体構造物上に配置され、第１及び第２領域を有する第２半導体構造物を含み、上記第２半導体構造物は、プレート層と、上記プレート層上で上記プレート層の上面に垂直な方向に沿って互いに離隔して積層され、上記第２領域上で上記垂直な方向と交差する第１方向に沿って互いに異なる長さで延在し、ゲートコンタクト領域をそれぞれ含むゲート電極と、上記ゲート電極と交互に配置される層間絶縁層と、上記第１領域で上記ゲート電極及び上記層間絶縁層を貫通し、上記垂直な方向に沿って延在するチャネル構造物と、上記第２領域で上記ゲート電極を貫通し、上記垂直な方向に沿って延在し、上記ゲート電極を上記回路配線のうち一部とそれぞれ電気的に連結するコンタクトプラグと、上記層間絶縁層と交互に配置され、上記コンタクトプラグを囲み、上記ゲートコンタクト領域と上記コンタクトプラグとの間に配置される第１コンタクト絶縁層を含むコンタクト絶縁層と、を含み、上記コンタクトプラグのそれぞれは、上記垂直な方向に沿って延在する垂直延長部、及び上記垂直延長部から水平方向に延在し、上記ゲートコンタクト領域及び上記第１コンタクト絶縁層と上記垂直な方向に重なる水平延長部、及び上記水平延長部と上記ゲートコンタクト領域との間から上記水平延長部と上記第１コンタクト絶縁層との間に延在する導電性ライナーを含むことができる。
【０００６】
本発明の実施形態による半導体装置は、メモリセルアレイ領域及び階段領域を有する積層パターンと、上記積層パターン上で上記メモリセルアレイ領域から上記階段領域に延在する積層構造物であって、上記積層構造物は、垂直方向に交互に配置された層間絶縁層及びゲート電極を含み、上記ゲート電極は上記階段領域上で階段状に配列されるゲートコンタクトパッドを含む、積層構造物と、上記メモリセルアレイ領域で上記積層構造物を貫通して垂直な方向に沿って延在するチャネル構造物と、上記階段領域で上記ゲート電極及び上記層間絶縁層を貫通するコンタクトプラグと、上記層間絶縁層と交互に配置され、上記コンタクトプラグを囲むコンタクト絶縁層と、を含み、上記コンタクト絶縁層は、上記ゲートコンタクトパッドと上記コンタクトプラグとの間に配置される第１コンタクト絶縁層、及び上記ゲートコンタクトパットの下部で上記層間絶縁層と交互に配置され、上記コンタクトプラグを囲む第２コンタクト絶縁層と、を含み、上記コンタクトプラグのそれぞれは、上記垂直な方向に沿って延在する垂直延長部、及び上記垂直延長部から水平方向に延在して、それぞれの上記第１コンタクト絶縁層及び上記ゲートコンタクトパッドと接触する水平延長部を含み、上記第１コンタクト絶縁層の各高さは、上記第２コンタクト絶縁層の各高さよりも小さいことができる。
【０００７】
本発明の実施形態によるデータ記憶システムは、回路素子、及び上記回路素子と電気的に連結される回路配線を含む第１半導体構造物、上記第１半導体構造物の一面上に配置され、第１領域及び第２領域を含む第２半導体構造物、及び上記回路素子と電気的に連結される入出力パッドを含む半導体記憶装置と、上記入出力パッドを介して上記半導体記憶装置と電気的に連結され、上記半導体記憶装置を制御するコントローラを含み、上記第２半導体構造物は、プレート層と、上記プレート層上で上記プレート層の上面に垂直な方向に沿って互いに離隔して積層され、上記第２領域上で上記垂直な方向と交差する第１方向に沿って互いに異なる長さで延在し、ゲートコンタクト領域をそれぞれ含むゲート電極と、上記ゲート電極と交互に配置される層間絶縁層と、上記第１領域で上記ゲート電極及び上記層間絶縁層を貫通し、上記垂直な方向に沿って延在するチャネル構造物と、上記第２領域で上記ゲート電極のそれぞれの上記ゲートコンタクト領域を貫通し、上記垂直な方向に沿って延在し、上記ゲート電極を上記回路配線のうち一部とそれぞれ電気的に連結するコンタクトプラグと、上記ゲートコンタクト領域と上記コンタクトプラグとの間で上記層間絶縁層と交互に配置され、上記コンタクトプラグを囲む第１コンタクト絶縁層と、上記ゲートコンタクト領域の下部で上記層間絶縁層と交互に配置され、上記コンタクトプラグを囲む第２コンタクト絶縁層を含み、上記コンタクトプラグのそれぞれは、上記垂直な方向に沿って延在する垂直延長部、及び上記垂直延長部から水平方向に延在し、それぞれの上記第１コンタクト絶縁層及び上記ゲートコンタクト領域と重なる水平延長部、及び上記水平延長部と上記ゲートコンタクト領域との間から上記水平延長部と上記第１コンタクト絶縁層との間に延在して配置される導電性ライナーを含むことができる。
【発明の効果】
【０００８】
本発明の実施形態による半導体装置及びこれを含むデータ記憶システムは、ゲートコンタクト領域を有するゲート電極、及び上記ゲートコンタクト領域と連結されるコンタクトプラグを含み、上記ゲートコンタクト領域は、上記ゲートコンタクト領域の上部面に配置される水平延長部を介してコンタクトプラグと連結されることができる。これにより、上記ゲートコンタクト領域と上記コンタクトプラグのコンタクト位置に応じて、上記ゲートコンタクト領域の下部に配置されたゲート積層領域、及びゲート積層領域と垂直延長部との間に配置されるコンタクト絶縁層が変形されて、信頼性が低下することを防止することができる。すなわち、信頼性が改善された半導体装置及びデータ記憶システムを提供することができる。
【０００９】
但し、本発明の効果は上述した効果に限定されるものではなく、本発明の思想及び領域から逸脱しない範囲で多様に拡張することができる。
【図面の簡単な説明】
【００１０】
本発明の実施形態による半導体装置の概略的な平面図である。
図１ａの半導体装置のＩ－Ｉ’線に沿った一実施形態を示す断面図である。
図１ａの半導体装置のＩＩ－ＩＩ’線に沿った一実施形態を示す断面図である。
図１ｂの半導体装置のＡ領域の概略的な拡大図である。
図２の半導体装置のＢ領域の一実施形態を示す拡大図である。
図３ａの半導体装置のＣ領域の一実施形態を示す拡大図である。
図２の半導体装置のＢ領域の他の一実施形態を示す拡大図である。
図２の半導体装置のＢ領域の他の一実施形態を示す拡大図である。
図２の半導体装置のＢ領域の他の一実施形態を示す拡大図である。
図１ｂの半導体装置の製造方法の一実施形態を示す断面図である。
図１ｂの半導体装置の製造方法の一実施形態を示す断面図である。
図１ｂの半導体装置の製造方法の一実施形態を示す断面図である。
図１ｂの半導体装置の製造方法の一実施形態を示す断面図である。
図１ｂの半導体装置の製造方法の一実施形態を示す断面図である。
図１ｂの半導体装置の製造方法の一実施形態を示す断面図である。
図３ａの半導体装置の製造方法の一実施形態を示す断面図である。
図３ａの半導体装置の製造方法の一実施形態を示す断面図である。
図３ａの半導体装置の製造方法の一実施形態を示す断面図である。
図３ａの半導体装置の製造方法の一実施形態を示す断面図である。
図３ａの半導体装置の製造方法の一実施形態を示す断面図である。
図３ａの半導体装置の製造方法の一実施形態を示す断面図である。
図３ａの半導体装置の製造方法の一実施形態を示す断面図である。
図３ａの半導体装置の製造方法の一実施形態を示す断面図である。
図３ａの半導体装置の製造方法の一実施形態を示す断面図である。
図３ａの半導体装置の製造方法の一実施形態を示す断面図である。
図４ｂの半導体装置の製造方法の一実施形態を示す断面図である。
図４ｂの半導体装置の製造方法の一実施形態を示す断面図である。
図４ｂの半導体装置の製造方法の一実施形態を示す断面図である。
図４ｃの半導体装置の製造方法の一実施形態を示す断面図である。
図４ｃの半導体装置の製造方法の一実施形態を示す断面図である。
図４ｃの半導体装置の製造方法の一実施形態を示す断面図である。
図４ｃの半導体装置の製造方法の一実施形態を示す断面図である。
図４ｃの半導体装置の製造方法の一実施形態を示す断面図である。
図４ｃの半導体装置の製造方法の一実施形態を示す断面図である。
図４ｃの半導体装置の製造方法の一実施形態を示す断面図である。
本発明の他の一実施形態による半導体装置の概略的な断面図である。
本発明の他の一実施形態による半導体装置の概略的な断面図である。
本発明の実施形態による半導体装置を含むデータ記憶システムを概略的に示した図面である。
本発明の実施形態による半導体装置を含むデータ記憶システムを概略的に示した斜視図である。
本発明の実施形態による半導体パッケージを概略的に示した断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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