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公開番号2025179796
公報種別公開特許公報(A)
公開日2025-12-10
出願番号2025035059
出願日2025-03-06
発明の名称半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H10D 30/62 20250101AFI20251203BHJP()
要約【課題】生産性及び信頼性が向上された半導体素子及びその製造方法を提供する。
【解決手段】本発明は半導体素子に関し、より詳細には、基板、前記基板の上のソース及びドレーンパターン、前記ソース及びドレーンパターンの間のチャンネルパターン、前記チャンネルパターンは互いに離隔されて積層された複数の半導体パターンを含むこと、前記複数の半導体パターンの間のゲート電極、前記ゲート電極から水平に離隔されて配置され、第1方向に延長される上部分離構造体、前記基板を貫通し、前記ゲート電極の下に配置される第1背面分離構造体、及び前記基板を貫通し、前記上部分離構造体の下で前記上部分離構造体と垂直にオーバーラップされる第2背面分離構造体、を含み、前記第1及び第2背面分離構造体は各々前記第1方向に延長されることができる。
【選択図】図5A

特許請求の範囲【請求項１】
基板と、
前記基板の上のソース及びドレーンパターンと、
前記ソース及びドレーンパターンの間のチャンネルパターンであって、互いに離隔されて積層された複数の半導体パターンを含む、チャネルパターンと、
前記複数の半導体パターンの間のゲート電極と、
前記ゲート電極から水平に離隔されて配置され、第１方向に延長される上部分離構造体と、
前記基板を貫通し、前記ゲート電極の下に配置される第１背面分離構造体と、
前記基板を貫通し、前記上部分離構造体の下で前記上部分離構造体と垂直にオーバーラップされる第２背面分離構造体と、を含み、
前記第１及び第２背面分離構造体は、各々前記第１方向に延長される半導体素子。
続きを表示（約 980 文字）【請求項２】
前記第１及び第２背面分離構造体の底面は、実質的に互いに共面を成す請求項１に記載の半導体素子。
【請求項３】
前記基板を貫通して前記ソース及びドレーンパターンの中でいずれか１つと電気的に連結される背面活性コンタクト、をさらに含み、
前記背面活性コンタクトの一部分は、前記第１及び第２背面分離構造体の側壁と接する請求項１に記載の半導体素子。
【請求項４】
前記背面活性コンタクトの底面は、前記第１及び第２背面分離構造体の底面と実質的に共面を成す請求項３に記載の半導体素子。
【請求項５】
前記背面活性コンタクトは、背面導電パターン及び前記背面導電パターンを覆う背面バリアーパターンを含み、
前記背面バリアーパターンの一部分は、前記第１及び第２背面分離構造体の前記側壁と接する請求項３に記載の半導体素子。
【請求項６】
前記第１及び第２背面分離分離構造体及び前記背面活性コンタクトの下に配置され、前記背面活性コンタクトと連結されるパワー伝送ネットワーク層をさらに含む請求項３に記載の半導体素子。
【請求項７】
前記上部分離構造体は、垂直に延長される第１部分、前記第１部分で前記ソース及びドレーンパターンの側面に向かって突出される第２部分、及び前記第１部分と連結され、前記基板内に配置される第３部分を含む請求項１に記載の半導体素子。
【請求項８】
前記第３部分は、前記第２背面分離構造体の側壁の中で一部を覆う請求項７に記載の半導体素子。
【請求項９】
前記ゲート電極と前記複数の半導体パターンとの間に介在されたゲート絶縁膜をさらに含み、
前記ゲート電極は、前記複数の半導体パターンの中で互いに隣接する半導体パターンの間に介在された第１内側電極、第２内側電極及び第３内側電極、及び最上部の半導体パターンの上の外側電極を含み、
前記第１背面分離構造体は、前記第１内側電極を囲む前記ゲート絶縁膜の底面と接する請求項１に記載の半導体素子。
【請求項１０】
前記第１及び第２背面分離構造体は、各々シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜の中で少なくとも１つを含む請求項１に記載の半導体素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は半導体素子に関し、より詳細には電界効果トランジスタを含む半導体素子に関するものである。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
半導体素子はＭＯＳ電界効果トランジスタ（ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ）で構成された集積回路を含む。半導体素子のサイズ及びデザインルール（Ｄｅｓｉｇｎｒｕｌｅ）がだんだん縮小されることにつれ、ＭＯＳ電界効果トランジスタのサイズ縮小（ｓｃａｌｅｄｏｗｎ）もますます加速化されている。ＭＯＳ電界効果トランジスタのサイズ縮小に応じて半導体素子の動作特性が低下されることができる。したがって、半導体素子の高集積化による限界を克服しながら、より優れた性能を半導体素子を形成するための様々な方法が研究されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許公開第２０２２／０１３９９１１Ａ１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態が達成しようとする一技術的課題は生産性及び信頼性が向上された半導体素子及びその製造方法を提供することにある。
【０００５】
本発明が解決しようとする課題は以上で言及された課題に制限されなく、言及されないその他の課題は下の記載から該当技術分野で通常の知識を有する者に明確に理解されるべきである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態による半導体素子は、基板、前記基板の上のソース及びドレーンパターン、前記ソース及びドレーンパターンの間のチャンネルパターン、前記チャンネルパターンは互いに離隔されて積層された複数の半導体パターンを含むこと、前記複数の半導体パターンの間のゲート電極、前記ゲート電極から水平に離隔されて配置され、第１方向に延長される上部分離構造体、前記基板を貫通し、前記ゲート電極の下に配置される第１背面分離構造体、及び前記基板を貫通し、前記上部分離構造体の下で前記上部分離構造体と垂直にオーバーラップされる第２背面分離構造体、を含み、前記第１及び第２背面分離構造体は各々前記第１方向に延長されることができる。
【０００７】
本発明の他の実施形態による半導体素子は、基板、前記基板の上のソース及びドレーンパターン、前記ソース及びドレーンパターンの間のチャンネルパターン、前記チャンネルパターンは互いに離隔されて積層された複数の半導体パターンを含むこと、前記複数の半導体パターンの間のゲート電極、前記ゲート電極から水平に離隔されて配置される上部分離構造体、前記基板を貫通し、前記ゲート電極の下に配置される第１背面分離構造体、及び前記基板を貫通し、前記上部分離構造体の下で前記上部分離構造体と垂直にオーバーラップされる第２背面分離構造体、を含み、前記第１及び第２背面分離構造体の底面は前記基板の底面より低いレベルに位置することができる。
【０００８】
本発明のその他の実施形態に係る半導体素子は、活性パターンを含む基板、前記基板の上に提供されて前記活性パターンを定義する素子分離膜、前記活性パターンの上のチャンネルパターン及びソース及びドレーンパターン、前記チャンネルパターンの上のゲート電極、前記ゲート電極と前記チャンネルパターンとの間に介在されたゲート絶縁膜、前記ゲート電極の側壁の上のゲートスペーサー、前記ゲート電極の上面の上のゲートキャッピングパターン、前記ゲート電極から水平に離隔されて配置され、第１方向に延長される上部分離構造体、前記ソース及びドレーンパターン及び前記ゲートキャッピングパターンを覆う層間絶縁膜、前記層間絶縁膜を貫通して前記ソース及びドレーンパターンの中でいずれか１つに電気的に連結される上部活性コンタクト、前記層間絶縁膜及び前記ゲートキャッピングパターンを貫通して、前記ゲート電極と電気的に連結されるゲートコンタクト、前記基板の下に提供されるパワー伝送ネットワーク層、前記基板を貫通して前記パワー伝送ネットワーク層と前記ソース及びドレーンパターンの中で他の１つを互いに電気的に連結する背面活性コンタクト、前記基板を貫通し、前記ゲート電極の下に配置される第１背面分離構造体、及び前記基板を貫通し、前記上部分離構造体の下で前記上部分離構造体と垂直にオーバーラップされる第２背面分離構造体、を含み、前記第１及び第２背面分離構造体は各々前記第１方向に延長されることができる。
【発明の効果】
【０００９】
本発明による半導体素子は、上部分離構造体を先ず形成した後、上部分離構造体と垂直に連結される第２背面分離構造体を含むことができる。上部分離構造体を形成し、これと連結される第２背面分離構造体を背面に形成することによって、分離構造体を一体に形成する場合より上部分離構造体と第２背面分離構造体の各々の高さは相対的に減少することができる。これによって、上部分離構造体と第２背面分離構造体を形成する時、内部にシーム（Ｓｅａｍ）が形成されないか、或いはシームのサイズが小さくなることができる。したがって、半導体素子の信頼性を向上させることができる。
【００１０】
さらに、第２背面分離構造体はソース及びドレーンパターンの漏洩電流の流れを防止する第１背面分離構造体を形成する過程で共に形成されることができるので、半導体素子の生産性を向上させることができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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