特許ウォッチ

公開番号2025036242
公報種別公開特許公報(A)
公開日2025-03-14
出願番号2024143952
出願日2024-08-26
発明の名称半導体素子及びこれを含む半導体パッケージ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H01L 21/3205 20060101AFI20250307BHJP(基本的電気素子)
要約【課題】小型化されたテストパッドを有する半導体パッケージを提供する。
【解決手段】本発明の実施形態による半導体素子は、素子領域上の下部配線を含む配線領域と、上記配線領域上の絶縁構造体と、上記絶縁構造体内の下部導電パターンと、上記下部導電パターンと上記下部配線を電気的に連結する第1導電性ビアと、上記絶縁構造体上の上部導電パターンと、上記絶縁構造体内にあり、上記上部導電パターンを上記下部導電パターンと電気的に連結する第2導電性ビアとを含む。上記第2導電性ビアは、第2金属層及び第2バリア層を含み、上記上部導電パターンは、上記第2バリア層から延長され、上記絶縁構造体の上面の一部の上にある第3バリア層と、上記第3バリア層の上にあり、上記第2金属層から延長される第3金属層と、上記第3金属層上の上部金属層と、上記上部金属層上の上部反射防止層とを含む。
【選択図】図3b

特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板上の素子領域と、
前記素子領域上の下部配線を含む配線領域と、
前記配線領域上の絶縁構造体と、
前記絶縁構造体内の下部導電パターンと、
前記下部導電パターンのうち少なくとも一つと前記配線領域の前記下部配線を電気的に連結する第１導電性ビアと、
前記絶縁構造体上の上部導電パターンと、
前記絶縁構造体内にあり、前記上部導電パターンを前記下部導電パターンのうち少なくとも一つと電気的に連結する第２導電性ビアとを含み、
前記第１導電性ビアは、第１金属層及び前記第１金属層の下面及び側面上の第１バリア層を含み、
前記第２導電性ビアは、それぞれ、前記絶縁構造体内の第２金属層及び前記第２金属層の下面及び側面上の第２バリア層を含み、
前記上部導電パターンは、それぞれ、
前記第２バリア層から延長され、前記半導体基板の反対にある前記絶縁構造体の上面の一部の上にある第３バリア層と、
前記第３バリア層及び前記第２金属層上にあり、前記第２金属層から延長される第３金属層と、
前記第３金属層上の上部金属層と、
前記上部金属層上の上部反射防止層とを含む、半導体素子。
続きを表示（約 960 文字）【請求項２】
前記上部金属層の厚さは、前記絶縁構造体の前記上面上において前記第３金属層の厚さより厚い、請求項１に記載の半導体素子。
【請求項３】
前記上部金属層の厚さは、前記絶縁構造体の前記上面上において前記第３金属層の厚さと実質的に同一であるかそれより小さい、請求項１に記載の半導体素子。
【請求項４】
前記絶縁構造体は、
前記下部導電パターンの側面及び上部面上の第１上部絶縁層と、
前記第１上部絶縁層上の第２上部絶縁層と、
前記第２上部絶縁層上の第３上部絶縁層とを含み、
前記第２上部絶縁層の物質は、前記第１及び第３上部絶縁層の物質と異なる、請求項１に記載の半導体素子。
【請求項５】
前記上部導電パターンは、それぞれ、前記上部金属層と前記第３金属層との間に上部バリア層をさらに含む、請求項１に記載の半導体素子。
【請求項６】
前記配線領域と前記絶縁構造体との間に中間絶縁層をさらに含み、
前記下部導電パターンは、それぞれ、前記中間絶縁層の上面の一部の上の前記第１バリア層、前記中間絶縁層の前記上面の一部の上の前記第１バリア層上の前記第１金属層、前記第１金属層上の下部金属層、及び前記下部金属層上の下部反射防止層を、前記中間絶縁層の前記上面上に順次積み重なった状態で含む、請求項１に記載の半導体素子。
【請求項７】
前記下部金属層の厚さは、前記中間絶縁層の前記上面上において前記第１金属層の厚さより厚い、請求項６に記載の半導体素子。
【請求項８】
前記下部金属層の厚さは、前記中間絶縁層の前記上面上において前記第１金属層の厚さと実質的に同一であるかそれより小さい、請求項６に記載の半導体素子。
【請求項９】
前記上部金属層と前記第２金属層は、互いに異なる物質を含み、前記第３金属層と前記第２金属層は単一の構造の連続した部分である、請求項１に記載の半導体素子。
【請求項１０】
前記上部金属層は、アルミニウム（Ａｌ）を含み、
前記第２金属層は、タングステン（Ｗ）を含む、請求項９に記載の半導体素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子及びこれを含む半導体パッケージに関する。
続きを表示（約 4,100 文字）【背景技術】
【０００２】
半導体素子に対する高性能、高速化及び／または多機能化などへの要求が増加しながら、半導体素子の集積度が増加している。高集積化を提供する半導体素子を製造するにあたって、微細パターン、すなわち、微細な幅または微細な離隔距離を有するパターンを実現することが要求される。また、半導体パッケージに実装される半導体素子の高集積化が求められる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的思想が解決しようとする技術的課題のうち一つは、小型化されたテストパッドを有する半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００４】
例示的な実施形態による半導体素子は、半導体基板と、上記半導体基板上の素子領域と、上記素子領域上の下部配線を含む配線領域と、上記配線領域上の絶縁構造体と、上記絶縁構造体内の下部導電パターンと、上記下部導電パターンのうちの少なくとも一つと上記配線領域の上記下部配線を電気的に連結する第１導電性ビアと、上記絶縁構造体上の上部導電パターンと、上記絶縁構造体内にあり、上記上部導電パターンを上記下部導電パターンのうち少なくとも一つと電気的に連結する第２導電性ビアとを含み、上記第１導電性ビアは、第１金属層及び上記第１金属層の下面及び側面上の第１バリア層を含み、上記第２導電性ビアは、それぞれ、上記絶縁構造体内の第２金属層及び上記第２金属層の下面及び側面上の第２バリア層を含み、上記上部導電パターンは、それぞれ、上記第２バリア層から延長され、上記半導体基板の反対にある上記絶縁構造体の上面の一部の上の第３バリア層と、上記第３バリア層及び上記第２金属層上にあり、上記第２金属層から延長される第３金属層と、上記第３金属層上の上部金属層と、上記上部金属層上の上部反射防止層とを含む。
【０００５】
例示的な実施形態による半導体パッケージは、バッファチップ上に順次に積層される複数の半導体素子と、上記複数の半導体素子間の接着層と、上記バッファチップ及び上記複数の半導体素子上の封合材とを含み、上記半導体素子は、それぞれ、半導体基板上の絶縁構造体と、上記半導体基板の下にあるビアパッドと、上記ビアパッドと電気的に連結され、上記半導体基板を貫通する貫通電極と、上記絶縁構造体内の下部導電パターンと、上記下部導電パターンの下面上の第１導電性ビアと、上記絶縁構造体上の上部導電パターンと、上記絶縁構造体内にあり、上記上部導電パターンを上記下部導電パターンのうち少なくとも一つと電気的に連結する第２導電性ビアと、上記上部導電パターンのうち一つと電気的に連結される連結パッドとを含み、上記第１導電性ビアは、それぞれ、第１金属層及び上記第１金属層の下面及び側面上の第１バリア層を含み、上記第２導電性ビアは、それぞれ、上記絶縁構造体内の第２金属層及び上記第２金属層の下面及び側面上の第２バリア層を含み、上記上部導電パターンは、それぞれ、上記第２バリア層から延長され、上記絶縁構造体の上面の一部の上にある第３バリア層と、上記第３バリア層及び上記第２金属層上にあり、上記第２金属層から延長される第３金属層と、上記第３金属層上の上部金属層と、上記上部金属層上の上部反射防止層とを含む。
【０００６】
例示的な実施形態による半導体素子は、半導体基板上の絶縁構造体と、上記絶縁構造体内の下部導電パターンと、上記下部導電パターンの下面上の第１導電性ビアと、上記絶縁構造体上の上部導電パターンと、上記絶縁構造体内にあり、上記上部導電パターンを上記下部導電パターンと電気的に連結される第２導電性ビアとを含み、上記第１導電性ビアは、それぞれ、第１金属層及び上記第１金属層の下面及び側面上の第１バリア層を含み、上記第２導電性ビアは、それぞれ、上記絶縁構造体内の第２金属層及び上記第２金属層の下面及び側面上の第２バリア層を含み、上記上部導電パターンは、上記第２導電性ビアから延長される第１導電層と、上記第１導電層上の第２導電層と、上記第２導電層上の第３導電層とを含む。
【発明の効果】
【０００７】
本発明の技術的思想の実施形態によると、上部導電パターンは、上部金属層の下に配置される金属層を含み、上記金属層は、導電性ビアと連結される（又は導電性ビアと一体である）構造を通じて、上部導電パターンの上部金属層と上記金属層が接触する面積を広げることで、半導体素子の抵抗を減少させることができる。また、上記金属層の物質を通じて、又はそれに基づいて、上部導電パターンの電気的マイグレーション（ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）特性を向上させることができる。
【０００８】
本発明の多様でかつ有益な長所と効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
【図面の簡単な説明】
【０００９】
例示的な実施形態による半導体素子を含む半導体基板の平面図である。
図１の一部の拡大平面図である。
例示的な実施形態による半導体素子の断面図である。
例示的な実施形態による半導体素子の一部を示す部分拡大断面図である。
例示的な実施形態による半導体素子の平面図である。
例示的な実施形態による半導体素子の一部を示す部分拡大断面図である。
例示的な実施形態による半導体素子の一部を示す部分拡大断面図である。
例示的な実施形態による半導体素子の一部を示す部分拡大断面図である。
例示的な実施形態による半導体素子の一部を示す部分拡大断面図である。
例示的な実施形態による半導体素子の一部を示す部分拡大断面図である。
例示的な実施形態による半導体素子の一部を示す部分拡大断面図である。
例示的な実施形態による半導体素子の断面図である。
例示的な実施形態による半導体素子を含む半導体パッケージの断面図である。
図１１ａに示した半導体パッケージの一部を示す部分拡大断面図である。
例示的な実施形態による半導体素子を含む半導体パッケージの断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の部分拡大断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の部分拡大断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の部分拡大断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の部分拡大断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の部分拡大断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の部分拡大断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の部分拡大断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の部分拡大断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために製作工程順序に従って示した半導体基板の断面図である。
【発明を実施するための形態】
【００１０】
以下、添付された図面を参照して本発明の好ましい実施形態を下記のように説明する。本明細書において用語「第１」、「第２」などは、単に１つの成分、層、方向などを別のそれと区別するために使用され得る。用語「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」、「ｉｎｃｌｕｄｅｓ」及び／又は「ｉｎｃｌｕｄｉｎｇ」は、本明細書で使用されるとき、述べられた要素が存在することを示すが、追加的な要素が存在することを除外しない。用語「及び／又は」は、列挙された物事のうちの１つ以上の任意でかつ全ての組み合わせを含む。本明細書では、用語「接続されている」は、物理的及び／又は電気的接続に言及するために使用され得る。本明細書において、成分又は層が「直接」上に、又は「直接接触して」、又は「直接接続されて」と記されるときは、介在する成分又は層は存在しない。同様に、成分が互いと「直接」隣接しているとき、介在する成分は存在し得ない。
（【００１１】以降は省略されています）

関連特許