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公開番号2025017765
公報種別公開特許公報(A)
公開日2025-02-06
出願番号2023120987
出願日2023-07-25
発明の名称容量性D/AコンバータおよびA/Dコンバータ
出願人ローム株式会社
代理人個人,個人
主分類H03M 1/74 20060101AFI20250130BHJP(基本電子回路)
要約【課題】容量性D/Aコンバータにおいて、寄生容量の影響を抑制し、より適切な信号を生成できる技術を提供する。
【解決手段】容量性D/Aコンバータ10は、複数の第1キャパシタで構成された第1容量アレイを有し、デジタル信号の下位Mビットの変換を担う下位側回路101と、複数の第2キャパシタで構成された第2容量アレイを有し、デジタル信号の上位Nビットの変換を担う上位側回路140と、上位側回路と下位側回路との間に設けられたキャパシタ180と、複数の補正キャパシタで構成された補正容量アレイを有し、複数の第2キャパシタの共通ノードに接続された補正回路220,260と、を備える。複数の補正キャパシタのそれぞれとグランドとの間には、寄生容量が生じる。補正回路は、他の補正キャパシタよりも大きい容量値を有する補正キャパシタの寄生容量の容量値が、他の補正キャパシタの寄生容量の容量値よりも大きくなるように構成される。
【選択図】図8
特許請求の範囲【請求項１】
ＭおよびＮのそれぞれを１以上の整数として、（Ｍ＋Ｎ）ビットのデジタル信号をアナログ信号に変換する容量性Ｄ／Ａコンバータであって、
複数の第１キャパシタで構成された第１容量アレイを有し、前記デジタル信号の下位Ｍビットの変換を担う下位側回路と、
複数の第２キャパシタで構成された第２容量アレイを有し、前記デジタル信号の上位Ｎビットの変換を担う上位側回路と、
前記上位側回路と前記下位側回路との間に設けられたキャパシタと、
複数の補正キャパシタで構成された補正容量アレイを有し、前記複数の第２キャパシタの共通ノードに接続された補正回路と、を備え、
前記複数の補正キャパシタのそれぞれとグランドとの間には、寄生容量が生じており、
前記補正回路は、他の補正キャパシタよりも大きい容量値を有する補正キャパシタの前記寄生容量の容量値が、前記他の補正キャパシタの前記寄生容量の容量値よりも大きくなるように構成される、
容量性Ｄ／Ａコンバータ。
続きを表示（約 1,000 文字）【請求項２】
前記複数の補正キャパシタは、ｍを２以上の整数としてｍ個の補正キャパシタを含み、
前記補正回路は、前記ｍ個の補正キャパシタを容量値が小さい方から順に第１～第ｍの補正キャパシタとするとき、前記第１～第ｍの補正キャパシタのそれぞれの前記寄生容量の容量値をＣｐ
１
～Ｃｐ
ｍ
とするとき、Ｃｐ
１
＝Ｃｐ
２
＝・・・＝Ｃｐ
ｍ－１
＝Ｃｐ
ｍ
の場合を除いて、以下の式（１）が満たされるように構成される、
Ｃｐ
１
≦Ｃｐ
２
≦・・・≦Ｃｐ
ｍ－１
≦Ｃｐ
ｍ
・・・（１）
請求項１に記載の容量性Ｄ／Ａコンバータ。
【請求項３】
前記第１～第ｍの補正キャパシタの容量値は、前記補正キャパシタの単位容量値を２のべき乗倍で重み付けした値であり、
前記補正回路は、ｎを２以上かつｍ以下の整数とするとき、前記第１～第ｍの補正キャパシタのうちの容量値が最も大きい方から順に選択されるｎ個の補正キャパシタについて、前記寄生容量の容量値が前記寄生容量の単位容量値を２のべき乗倍で重み付けした値となるように構成される、
請求項２に記載の容量性Ｄ／Ａコンバータ。
【請求項４】
前記補正回路は、前記複数の補正キャパシタの中で最大の容量値を有する補正キャパシタの前記寄生容量が、前記複数の補正キャパシタの前記寄生容量の中で最大の容量値を有するように構成される、
請求項１に記載の容量性Ｄ／Ａコンバータ。
【請求項５】
前記補正回路は、前記補正回路の容量値を切り替えるための複数の信号線をさらに有し、
前記複数の信号線のそれぞれは、対応する前記補正キャパシタに接続され、
前記寄生容量は、前記信号線とグランドとの間に生じる、
請求項１に記載の容量性Ｄ／Ａコンバータ。
【請求項６】
前記補正回路は、前記共通ノードとグランドとの間に生じる寄生容量と前記補正回路とによる、前記共通ノードとグランドとの間の合成容量の容量値を増加させる回路、または前記合成容量の容量値を減少させる回路である、
請求項１に記載の容量性Ｄ／Ａコンバータ。
【請求項７】
請求項１～６のいずれか一項に記載の容量性Ｄ／Ａコンバータを備えたＡ／Ｄコンバータ。

発明の詳細な説明【技術分野】
【０００１】
本開示は、容量性Ｄ／ＡコンバータおよびＡ／Ｄコンバータに関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
アナログの入力信号をデジタルの出力信号に変換する逐次比較型Ａ／Ｄコンバータが知られている。逐次比較型Ａ／Ｃコンバータでは、標本化したアナログの入力信号と、容量性Ｄ／Ａコンバータから出力される信号とを比較器によって逐次比較し、その比較結果に基づいてデジタルの出力信号を生成する。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１９２０９９号公報
【０００４】
［概要］
しかしながら、本発明者らは、以下の課題を認識するに至った。すなわち、容量性Ｄ／Ａコンバータにおいて寄生容量が生じると、その寄生容量の影響により、容量性Ｄ／Ａコンバータが適切な信号を生成できないことがある。
【０００５】
本開示はこうした状況に鑑みてなされたものであり、その例示的な目的の一つは、容量性Ｄ／Ａコンバータにおいて、寄生容量の影響を抑制し、より適切な信号を生成できる技術を提供することにある。
【０００６】
本開示のある態様の容量性Ｄ／Ａコンバータは、ＭおよびＮのそれぞれを１以上の整数として、（Ｍ＋Ｎ）ビットのデジタル信号をアナログ信号に変換する。この容量性Ｄ／Ａコンバータは、複数の第１キャパシタで構成された第１容量アレイを有し、デジタル信号の下位Ｍビットの変換を担う下位側回路と、複数の第２キャパシタで構成された第２容量アレイを有し、デジタル信号の上位Ｎビットの変換を担う上位側回路と、上位側回路と下位側回路との間に設けられたキャパシタと、複数の補正キャパシタで構成された補正容量アレイを有し、複数の第２キャパシタの共通ノードに接続された補正回路と、を備える。複数の補正キャパシタのそれぞれとグランドとの間には、寄生容量が生じている。補正回路は、他の補正キャパシタよりも大きい容量値を有する補正キャパシタの寄生容量の容量値が、他の補正キャパシタの寄生容量の容量値よりも大きくなるように構成される。
【０００７】
なお、以上の構成要素の任意の組合せ、本開示の表現を方法、装置、システムなどの間で変換したものもまた、本開示の態様として有効である。
【図面の簡単な説明】
【０００８】
図１は、本開示の一実施形態に係るＡ／Ｄコンバータのブロック図である。
図２は、参考技術に係る容量性Ｄ／Ａコンバータの回路図である。
図３は、本開示の一実施形態に係る容量性Ｄ／Ａコンバータの構成を説明するための回路図である。
図４は、同実施形態に係る補正部の回路図である。
図５は、参考技術に係る補正回路の回路図である。
図６は、参考技術に係る補正回路における補正コードと補正量との関係を示す図である。
図７は、参考技術に係る補正回路における補正コードの傾きと補正コードとの関係を示す図である。
図８は、本開示の一実施形態に係る第２補正回路の回路図である。
図９は、同実施形態に係る第２補正回路における補正コードと補正量との関係を示す図である。
図１０は、同実施形態に係る第２補正回路における補正量の傾きと補正コードとの関係を示す図である。［詳細な説明］
【０００９】
（概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【００１０】
一実施形態に係る容量性Ｄ／Ａコンバータは、ＭおよびＮのそれぞれを１以上の整数として、（Ｍ＋Ｎ）ビットのデジタル信号をアナログ信号に変換する。この容量性Ｄ／Ａコンバータは、複数の第１キャパシタで構成された第１容量アレイを有し、デジタル信号の下位Ｍビットの変換を担う下位側回路と、複数の第２キャパシタで構成された第２容量アレイを有し、デジタル信号の上位Ｎビットの変換を担う上位側回路と、上位側回路と下位側回路との間に設けられたキャパシタと、複数の補正キャパシタで構成された補正容量アレイを有し、複数の第２キャパシタの共通ノードに接続された補正回路と、を備える。複数の補正キャパシタのそれぞれとグランドとの間には、寄生容量が生じる。補正回路は、他の補正キャパシタよりも大きい容量値を有する補正キャパシタの寄生容量の容量値が、他の補正キャパシタの寄生容量の容量値よりも大きくなるように構成される。
（【００１１】以降は省略されています）

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