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公開番号2025011469
公報種別公開特許公報(A)
公開日2025-01-24
出願番号2023113602
出願日2023-07-11
発明の名称電源制御装置及びスイッチング電源装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H02M 3/155 20060101AFI20250117BHJP(電力の発電,変換,配電)
要約【課題】電源制御装置間で情報伝達が可能な構成を実現する。
【解決手段】同期入力端子(S_IN)と、同期出力端子(S_OUT)と、出力段(MM)のスイッチング制御を行うスイッチング制御回路(20)と、同期出力端子の状態を第1、第2又は第3出力状態に設定可能な同期出力回路(40)と、同期入力端子の状態を第1又は第2入力状態に設定可能な同期入力回路(50)と、を備える。同期出力回路は、第1、第2出力状態において同期出力端子から第1、第2レベルの信号を出力し、第3出力状態において自身の出力インピーダンスを第1出力状態及び第2出力状態よりも高める。同期入力回路は、第1入力状態において同期入力端子を抵抗を介してプルダウンし、第2入力状態において同期入力端子を抵抗を介してプルアップする。
【選択図】図4
特許請求の範囲【請求項１】
入力電圧から出力電圧を生成するよう構成されたスイッチング電源装置に設けられる電源制御装置であって、
同期入力端子と、
同期出力端子と、
前記入力電圧を前記出力電圧に電力変換するための出力段と、
参照クロック信号に同期して前記出力段のスイッチング制御を行うことで前記入力電圧を前記出力電圧に電力変換するよう構成されたスイッチング制御回路と、
前記同期出力端子の状態を第１、第２及び第３出力状態を含む複数の出力状態の何れかに設定するよう構成された同期出力回路と、
前記同期入力端子の状態を第１及び第２入力状態を含む複数の入力状態の何れかに設定するよう構成された同期入力回路と、を備え、
前記同期出力回路は、前記第１出力状態において前記同期出力端子から第１レベルの信号を出力し、前記第２出力状態において前記同期出力端子から前記第１レベルより高い第２レベルの信号を出力し、前記第３出力状態において自身の出力インピーダンスを前記第１出力状態及び前記第２出力状態よりも高め、
前記同期入力回路は、前記同期入力端子を抵抗を介して前記第１レベルにプルダウン又は前記第２レベルにプルアップ可能であり、前記第１入力状態において前記同期入力端子をプルダウンし、前記第２入力状態において前記同期入力端子をプルアップする
、電源制御装置。
続きを表示（約 2,600 文字）【請求項２】
与えられたモード設定情報に基づき当該電源制御装置の動作モードを第１モード又は第２モードに設定するよう構成されたモード設定回路を更に備え、
前記スイッチング制御回路は、
前記第１モードでは、内部クロック信号に基づく又は当該電源制御装置の外部から前記同期入力端子に供給される入力クロック信号に基づく前記参照クロック信号に同期して、前記スイッチング制御を行い、
前記第２モードにおいて前記同期入力端子に対し前記入力クロック信号が非供給である場合、前記スイッチング制御を停止し、
前記第２モードにおいて前記同期入力端子に前記入力クロック信号が供給される場合、前記入力クロック信号に基づく前記参照クロック信号に同期して前記スイッチング制御を行う
、請求項１に記載の電源制御装置。
【請求項３】
前記同期出力回路は、前記第１モード又は前記第２モードでの前記スイッチング制御の実行期間において所定のクロック出力条件の成立に応答して前記参照クロック信号に基づく出力クロック信号を前記同期出力端子から出力し、
前記同期出力回路は、前記出力クロック信号の出力期間において、前記出力クロック信号の各周期に、前記同期出力端子の状態を前記第１出力状態に設定する第１期間と、前記同期出力端子の状態を前記第２出力状態に設定する第２期間と、前記同期出力端子の状態を前記第３出力状態に設定する第３期間と、を含める
、請求項２に記載の電源制御装置。
【請求項４】
前記同期入力回路は、前記出力クロック信号の出力期間では前記同期入力端子の状態を前記第１及び第２入力状態の内の一方に設定し、前記出力クロック信号の非出力期間では前記同期入力端子の状態を前記第１及び第２入力状態の内の他方に設定する
、請求項３に記載の電源制御装置。
【請求項５】
前記同期出力端子に接続されたレベル検出回路を更に備え、
前記レベル検出回路は、前記同期出力回路により前記出力クロック信号が出力される場合、前記第３期間における前記同期出力端子の電圧が前記第１レベル及び前記第２レベルの何れに属するかを検出する
、請求項４に記載の電源制御装置。
【請求項６】
前記同期入力回路は、前記出力クロック信号の出力期間では前記同期入力端子の状態を前記第１入力状態に設定し、前記出力クロック信号の非出力期間では前記同期入力端子の状態を前記第２入力状態に設定し、
前記同期出力回路は、前記出力クロック信号の出力開始後、所定のクロック停止条件の成立に応答して前記出力クロック信号の出力を停止し、
前記クロック停止条件は、前記第３期間における前記同期出力端子の電圧が前記レベル検出回路により前記第２レベルに属すると検出される条件を含む
、請求項５に記載の電源制御装置。
【請求項７】
前記同期入力回路は、前記出力クロック信号の出力期間では前記同期入力端子の状態を前記第２入力状態に設定し、前記出力クロック信号の非出力期間では前記同期入力端子の状態を前記第１入力状態に設定し、
前記同期出力回路は、前記出力クロック信号の出力開始後、所定のクロック停止条件の成立に応答して前記出力クロック信号の出力を停止し、
前記クロック停止条件は、前記第３期間における前記同期出力端子の電圧が前記レベル検出回路により前記第１レベルに属すると検出される条件を含む
、請求項５に記載の電源制御装置。
【請求項８】
前記同期出力回路は、前記第３出力状態において、前記第１出力状態よりも高い前記出力インピーダンスで前記第１レベルの信号を出力する、又は、前記第２出力状態よりも高い前記出力インピーダンスで前記第２レベルの信号を出力する
、請求項１に記載の電源制御装置。
【請求項９】
前記同期出力回路は前記同期出力端子から出力クロック信号を出力し又は非出力とし、
前記同期出力回路は、
前記第１モードにて所定の強制出力条件が不成立の場合、前記スイッチング制御の実行期間において所定のクロック出力条件の成立に応答して前記参照クロック信号に基づく第１パターンの出力クロック信号を前記同期出力端子から出力し、
前記第１モードにて前記強制出力条件が成立する場合、前記スイッチング制御の実行期間において前記クロック出力条件の成否に依らず前記参照クロック信号に基づく第２パターンの出力クロック信号を前記同期出力端子から出力し、
前記第２モードにて前記同期入力端子に対し前記入力クロック信号が非供給である場合、前記同期出力端子から前記第１パターンの出力クロック信号も前記第２パターンの出力クロック信号も出力せず、
前記第２モードにて前記同期入力端子に前記入力クロック信号が供給される場合であって且つ前記入力クロック信号が前記第１パターンを有する場合、前記スイッチング制御の実行期間において前記クロック出力条件の成立に応答して前記入力クロック信号に基づく前記第１パターンの出力クロック信号を前記同期出力端子から出力し、
前記第２モードにて前記同期入力端子に前記入力クロック信号が供給される場合であって且つ前記入力クロック信号が前記第２パターンを有する場合、前記スイッチング制御の実行期間において前記クロック出力条件の成否に依らず前記入力クロック信号に基づく前記第２パターンの出力クロック信号を前記同期出力端子から出力する
、請求項２に記載の電源制御装置。
【請求項１０】
前記同期出力回路は、
前記第１パターンの出力クロック信号の出力期間において、前記第１パターンの出力クロック信号の各周期に、前記同期出力端子の状態を前記第１出力状態に設定する第１期間と、前記同期出力端子の状態を前記第２出力状態に設定する第２期間と、前記同期出力端子の状態を前記第３出力状態に設定する第３期間と、を含め、
前記第２パターンの出力クロック信号の出力期間では、前記同期出力端子の状態を交互に前記第１出力状態及び前記第２出力状態に設定する
、請求項９に記載の電源制御装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、電源制御装置及びスイッチング電源装置に関する。
続きを表示（約 3,700 文字）【背景技術】
【０００２】
複数チャネル分のＤＣ／ＤＣコンバータを同期させることで、マルチフェーズＤＣ／ＤＣコンバータを構成する方法が知られている（例えば下記特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－６８２９号公報
【０００４】
［概要］
各々にスイッチング制御を担う電源制御装置を複数設けてスイッチング電源装置を構成し、複数の電源制御装置間で同期をとる方法がある。この際、特段の専用端子の追加等を要することなく、複数の電源制御装置間で同期用情報以外の情報を伝達することができれば、各種制御に応用の幅が広がる。
【０００５】
本開示の一態様に係る電源制御装置は、入力電圧から出力電圧を生成するよう構成されたスイッチング電源装置に設けられる電源制御装置であって、同期入力端子と、同期出力端子と、前記入力電圧を前記出力電圧に電力変換するための出力段と、参照クロック信号に同期して前記出力段のスイッチング制御を行うことで前記入力電圧を前記出力電圧に電力変換するよう構成されたスイッチング制御回路と、前記同期出力端子の状態を第１、第２及び第３出力状態を含む複数の出力状態の何れかに設定するよう構成された同期出力回路と、前記同期入力端子の状態を第１及び第２入力状態を含む複数の入力状態の何れかに設定するよう構成された同期入力回路と、を備え、前記同期出力回路は、前記第１出力状態において前記同期出力端子から第１レベルの信号を出力し、前記第２出力状態において前記同期出力端子から前記第１レベルより高い第２レベルの信号を出力し、前記第３出力状態において自身の出力インピーダンスを前記第１出力状態及び前記第２出力状態よりも高め、前記同期入力回路は、前記同期入力端子を抵抗を介して前記第１レベルにプルダウン又は前記第２レベルにプルアップ可能であり、前記第１入力状態において前記同期入力端子をプルダウンし、前記第２入力状態において前記同期入力端子をプルアップする。
【図面の簡単な説明】
【０００６】
図１は、本開示の実施形態に係るスイッチング電源装置の全体構成図である。
図２は、本開示の実施形態に係る電源制御装置の外観斜視図である。
図３は、本開示の実施形態に係るスイッチング電源装置の全体構成図である。
図４は、本開示の実施形態に係る電源制御装置の内部構成図である。
図５は、本開示の実施形態に係り、第１スイッチ状態における電源制御装置の内部構成図である。
図６は、本開示の実施形態に係り、第２スイッチ状態における電源制御装置の内部構成図である。
図７は、本開示の実施形態に係り、電源制御装置のタイミングチャートである。
図８は、本開示の実施形態に係り、同期出力回路の内部構成例を示す図である。
図９は、本開示の実施形態に係り、同期入力回路の内部構成例を示す図である。
図１０は、本開示の実施形態に係る電源制御装置の内部構成図である。
図１１は、本開示の実施形態に属する第１実施例に係り、後段側の電源制御装置から前段側の電源制御装置に情報を伝達する方法を説明するための図である。
図１２は、本開示の実施形態に属する第１実施例に係り、前段側の電源制御装置から後段側の電源制御装置に出力されるクロック信号の波形概念図である。
図１３は、本開示の実施形態に属する第１実施例に係り、後段側の電源制御装置において同期入力回路がプルダウン状態にあるときのクロック信号及びレベル検出信号の波形図である。
図１４は、本開示の実施形態に属する第１実施例に係り、後段側の電源制御装置において同期入力回路がプルアップ状態にあるときのクロック信号及びレベル検出信号の波形図である。
図１５は、本開示の実施形態に属する第１実施例に係り、複数の電源制御装置間において３つのクロック信号が伝搬される様子を示す図である。
図１６は、本開示の実施形態に属する第１実施例に係り、複数の電源制御装置間において２つのクロック信号が伝搬される様子を示す図である。
図１７は、本開示の実施形態に属する第１実施例に係り、第１モードで動作する電源制御装置の動作フローチャートである。
図１８は、本開示の実施形態に属する第１実施例に係り、第２モードで動作する電源制御装置の動作フローチャートである。
図１９は、本開示の実施形態に属する第１実施例に係り、４つの電源制御装置でのスイッチングの同期に利用される４つのクロック信号の波形図である。
図２０は、本開示の実施形態に属する第１実施例に係り、同期出力回路の内部構成図である。
図２１は、本開示の実施形態に属する第２実施例に係り、前段側の電源制御装置から後段側の電源制御装置に出力されるクロック信号の波形概念図である。
図２２は、本開示の実施形態に属する第２実施例に係り、後段側の電源制御装置において同期入力回路がプルダウン状態にあるときのクロック信号及びレベル検出信号の波形図である。
図２３は、本開示の実施形態に属する第２実施例に係り、後段側の電源制御装置において同期入力回路がプルアップ状態にあるときのクロック信号及びレベル検出信号の波形図である。
図２４は、本開示の実施形態に属する第２実施例に係り、第１モードで動作する電源制御装置の動作フローチャートである。
図２５は、本開示の実施形態に属する第２実施例に係り、第２モードで動作する電源制御装置の動作フローチャートである。
図２６は、本開示の実施形態に属する第２実施例に係り、同期出力回路の内部構成図である。
図２７は、本開示の実施形態に属する第５実施例に係り、前段側の電源制御装置から後段側の電源制御装置に出力可能なクロック信号の波形図である。
図２８は、本開示の実施形態に属する第５実施例に係り、４つの電源制御装置でのスイッチングの同期に利用される４つのクロック信号の波形図である。
図２９は、本開示の実施形態に属する第６実施例に係り、前段側の電源制御装置から後段側の電源制御装置に出力可能なクロック信号の波形図である。
【０００７】
［詳細な説明］
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“Ｓ＿ＩＮ”によって参照される同期入力端子は（図１参照）、同期入力端子Ｓ＿ＩＮと表記されることもあるし、端子Ｓ＿ＩＮと略記されることもあり得るが、それらは同じものを指す。
【０００８】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
【０００９】
レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号について、当該信号がハイレベルであるとき、当該信号の反転信号はローレベルをとり、当該信号がローレベルであるとき、当該信号の反転信号はハイレベルをとる。任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをライズエッジと称し、ハイレベルからローレベルへの切り替わりをフォールエッジと称する。
【００１０】
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
（【００１１】以降は省略されています）

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