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公開番号2025008660
公報種別公開特許公報(A)
公開日2025-01-20
出願番号2023111012
出願日2023-07-05
発明の名称半導体基板及びその製造方法
出願人ローム株式会社
代理人個人,個人,個人,個人
主分類H10D 8/60 20250101AFI20250109BHJP()
要約【課題】低コストかつ高品質の半導体基板の製造方法を提供する。
【解決手段】半導体基板の製造方法は、SiC単結晶基板11のSi面にグラフェン層12を形成し、グラフェン層12上にSiCエピタキシャル成長層13を形成し、SiCエピタキシャル成長層13上に接着層14を介して仮基板の黒鉛基板19を貼り付け、グラフェン層12とSiCエピタキシャル成長層13との間に初期クラック71を発生させ、クラック72をグラフェン層12とSiCエピタキシャル成長層13との間の界面の全面に伸展させて界面を分断し、グラフェン層12及びSiC単結晶基板11を取り外し、SiCエピタキシャル成長層13上にSiC多結晶成長層15を形成し、黒鉛基板19を除去する。
【選択図】図12
特許請求の範囲【請求項１】
ＳｉＣ単結晶基板のＳｉ面にグラフェン層を形成する工程と、
前記グラフェン層上にＳｉＣエピタキシャル成長層を形成する工程と、
前記ＳｉＣエピタキシャル成長層上に接着剤を介して仮基板を貼り付ける工程と、
前記グラフェン層と前記ＳｉＣエピタキシャル成長層との間にクラックを発生させる工程と、
前記クラックを前記グラフェン層と前記ＳｉＣエピタキシャル成長層との間の界面の全面に伸展させて前記界面を分断し、前記グラフェン層及び前記ＳｉＣ単結晶基板を取り外す工程と、
前記ＳｉＣエピタキシャル成長層上にＳｉＣ多結晶成長層を形成する工程と、
前記仮基板を除去する工程と
を含む半導体基板の製造方法。
続きを表示（約 660 文字）【請求項２】
前記接着剤は、熱硬化性樹脂を含む請求項１に記載の半導体基板の製造方法。
【請求項３】
前記熱硬化性樹脂は、フェノール樹脂を含む請求項２に記載の半導体基板の製造方法。
【請求項４】
前記仮基板を貼り付ける工程は、前記接着剤を加熱により乾燥及び硬化させる工程を含む請求項１に記載の半導体基板の製造方法。
【請求項５】
前記接着剤を加熱する工程は、恒温層に格納して加熱する工程を含む請求項４に記載の半導体基板の製造方法。
【請求項６】
前記クラックを発生させる工程は、前記ＳｉＣエピタキシャル成長層及び前記仮基板の少なくとも一方の表面からの冷却により熱応力を発生させる工程を含む請求項１に記載の半導体基板の製造方法。
【請求項７】
前記冷却する工程は、０℃以下の低温槽に格納する工程を含む請求項６に記載の半導体基板の製造方法。
【請求項８】
前記冷却する工程は、液体窒素に浸す工程を含む請求項６に記載の半導体基板の製造方法。
【請求項９】
前記クラックを伸展させる工程は、前記グラフェン層と前記ＳｉＣエピタキシャル成長層との界面を加熱する工程を含む請求項１に記載の半導体基板の製造方法。
【請求項１０】
前記界面を加熱する工程は、前記ＳｉＣ単結晶基板の表面を超音波振動子で走査する工程を含む請求項９に記載の半導体基板の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体基板及びその製造方法に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
従来、電力制御の用途にショットキーバリアダイオード（Schottky barrier diode：SBD）、ＭＯＳＦＥＴ、ＩＧＢＴ（insulated gate bipolar transistor）のようなＳｉＣ系デバイスが提供されている。このようなＳｉＣ系デバイスが形成される単結晶ＳｉＣ基板は、主に改良レーリー法（modified Lely method）と呼ばれる昇華再結晶化法で製造されることが一般的である。しかし、この方法は結晶成長やウェハ加工の効率が低く製造コストが高くなるという課題がある。そこで、製造コストを低減するために、多結晶β－ＳｉＣ層と単結晶α－ＳｉＣ層を積層したＳｉＣ複合基板が製造されることがあった。特許文献１には、多結晶ＳｉＣ自立基板と単結晶ＳｉＣ半導体薄化層とを基板接合し、その後で単結晶ＳｉＣ薄化層上に単結晶ＳｉＣエピタキシャル成長層を成長させるため、多結晶ＳｉＣ基板に単結晶ＳｉＣ薄化層を低欠陥で貼り付ける技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
特許第６２０６７８６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、単結晶ＳｉＣ薄化層と多結晶ＳｉＣ自立基板を高品質に接合するためには、表面粗さＲａを少なくとも０．５ｎｍ以下にする必要があり、その研磨加工が高コストになったり、基板接合界面に発生するボイド欠陥などにより品質や歩留まりが低下したりすることがあった。
【０００５】
本開示は、上述の実情に鑑みて提案されるものであって、低コストかつ高品質の半導体基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の半導体基板の製造方法は、ＳｉＣ単結晶基板のＳｉ面にグラフェン層を形成する工程と、グラフェン層上にＳｉＣエピタキシャル成長層を形成する工程と、ＳｉＣエピタキシャル成長層上に接着剤を介して仮基板を貼り付ける工程と、グラフェン層とＳｉＣエピタキシャル成長層との間にクラックを発生させる工程と、クラックをグラフェン層とＳｉＣエピタキシャル成長層との間の界面の全面に伸展させて界面を分断し、グラフェン層及びＳｉＣ単結晶基板を取り外す工程と、ＳｉＣエピタキシャル成長層上にＳｉＣ多結晶成長層を形成する工程と、仮基板を除去する工程とを含む。
【発明の効果】
【０００７】
本開示によれば、低コストかつ高品質の半導体基板及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
図１はＳｉＣ単結晶基板の断面図を示す。
図２ＡはＳｉＣウェハの結晶面を説明する平面図を示す。
図２ＢはＳｉＣウェハの結晶面を説明する側面図を示す。
図３Ａは４Ｈ－ＳｉＣ結晶のユニットセルの俯瞰図を示す。
図３Ｂは４Ｈ－ＳｉＣ結晶の２層部分の構成図を示す。
図３Ｃは４Ｈ－ＳｉＣ結晶の４層部分の構成図を示す。
図４は図３Ａに示した４Ｈ－ＳｉＣ結晶のユニットセルを（０００１）面の真上から見た構成図を示す。
図５はＳｉＣ単結晶基板上にグラフェン層を形成した第１の複合体の断面図を示す。
図６はグラフェン層であって、複数層積層化された構成を備える例の俯瞰図を示す。
図７は第１の複合体のグラフェン層上にＳｉＣエピタキシャル成長層を形成した第２の複合体の断面図を示す。
図８は第２の複合体のＳｉＣエピタキシャル成長層上に接着層を介して黒鉛基板を貼り合わせた第３の複合体の断面図を示す。
図９は黒鉛基板の両面に接着層を介して第２の複合体のエピタキシャル成長層をそれぞれ貼り付けた第４の複合体の断面図を示す。
図１０はグラフェン層とＳｉＣエピタキシャル成長層との間に初期クラックを発生させた第４の複合体の断面図を示す。
図１１は液体窒素に浸してグラフェン層とＳｉＣエピタキシャル成長層との間に初期クラックを発生させた第４の複合体の模式図を示す。
図１２はグラフェン層とＳｉＣエピタキシャル成長層との間の界面の全面にクラックを伸展させた第４の複合体の断面図を示す。
図１３はグラフェン層とＳｉＣエピタキシャル成長層と間の界面で分断した第４の複合体の断面図を示す。
図１４は黒鉛基板の両面にＳｉＣエピタキシャル成長層が接着層を介して積層された第５の複合体を示す。
図１５は第５の複合体のＳｉＣエピタキシャル成長層上にＣＶＤ法によりＳｉＣ多結晶成長層を形成した第６の複合体の断面図を示す。
図１６は第６の複合体の外周を研削した第７の複合体の断面図を示す。
図１７は第７の複合体からアニール処理により黒鉛基板及び炭化した接着層を除去した第８の複合体の断面図を示す。
図１８は複合ＳｉＣ基板の断面図を示す。
図１９はＳｉＣ複合基板（ウェハ）の俯瞰図を示す。
図２０はＳｉＣエピタキシャル成長層のＳｉＣ多結晶成長層との界面に高濃度ドープ層を備える構造の断面図を示す。
図２１はショットキーバリアダイオードの断面図を示す。
図２２はトレンチゲート型ＴＭＯＳＦＥＴの断面図を示す。
図２３はプレーナゲート型ＭＯＳＦＥＴの断面図を示す。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。図面は模式的なものである。また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、部品の材質、形状、構造、配置等を特定するものではない。実施の形態は、種々の変更を加えることができる。
【００１０】
（半導体基板の製造方法）
実施の形態に係る半導体基板の製造方法を説明する。図１は種基板となるＳｉＣ単結晶基板（ＳｉＣＳＢ）１１の断面図である。ＳｉＣには結晶学上の多形が存在するが、立方晶（３Ｃ）はβ－ＳｉＣと称され、それ以外の高温安定形はα－ＳｉＣと称されている。実施の形態のＳｉＣ単結晶基板１１は、例えば、α－ＳｉＣの４Ｈ－ＳｉＣ基板であり、その厚さは、例えば約３００μｍ～６００μｍ程度である。なお、図１において、［Ｃ］はＳｉＣのＣ面であることを示し、［Ｓ］はＳｉＣのＳｉ面であることを示す。以下の図でも同様である。
（【００１１】以降は省略されています）

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