特許ウォッチ

公開番号2025010714
公報種別公開特許公報(A)
公開日2025-01-23
出願番号2023112851
出願日2023-07-10
発明の名称スイッチ回路
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03K 17/0412 20060101AFI20250116BHJP(基本電子回路)
要約【課題】回路電流及び出力スイッチング素子のターンオフ時の伝搬遅延を抑制する。
【解決手段】スイッチ回路(100)は出力スイッチング素子(M1)と、出力スイッチング素子をオンさせるための駆動電圧(V_BST)を生成する駆動電圧生成回路(120)と、原制御信号(CNT)を駆動電圧を用いてレベルシフトさせることによりシフト制御信号を生成するレベルシフタ(LVS1)と、駆動電圧に基づきシフト制御信号に従って出力スイッチング素子を駆動する駆動回路(130)と、を備える。レベルシフタは、プルアップ抵抗(R1)とプルアップ抵抗に直列接続されるシフト用トランジスタ(M2)を有し、原制御信号が出力スイッチング素子のオフを指定するときにシフト用トランジスタをオンさせてプルアップ抵抗に電流を流すことで、出力スイッチング素子をオフさせるシフト制御信号を生成する。
【選択図】図8
特許請求の範囲【請求項１】
第１ノード及び第２ノード間に設けられた出力スイッチング素子と、
前記出力スイッチング素子をオンさせるための駆動電圧を生成するよう構成された駆動電圧生成回路と、
前記出力スイッチング素子の状態を指定する原制御信号を前記駆動電圧を用いてレベルシフトさせることによりシフト制御信号を生成するよう構成されたレベルシフタと、
前記駆動電圧に基づき前記シフト制御信号に従って前記出力スイッチング素子を駆動するよう構成された駆動回路と、を備え、
前記レベルシフタは、プルアップ抵抗と、前記プルアップ抵抗に直列接続されるシフト用トランジスタと、を有し、前記原制御信号が前記出力スイッチング素子のオフを指定するときに前記シフト用トランジスタをオンさせて前記プルアップ抵抗に電流を流すことで、前記出力スイッチング素子をオフさせる前記シフト制御信号を生成する
、スイッチ回路。
続きを表示（約 1,100 文字）【請求項２】
前記プルアップ抵抗の第１端に対して前記駆動電圧が供給され、
前記レベルシフタは、前記プルアップ抵抗の第２端と前記シフト用トランジスタとの接続ノードに前記シフト制御信号を発生させる
、請求項１に記載のスイッチ回路。
【請求項３】
前記レベルシフタは、前記原制御信号が前記出力スイッチング素子のオンを指定するオン指定期間において、前記シフト用トランジスタをオフさせ、前記原制御信号が前記出力スイッチング素子のオフを指定するオフ指定期間において、前記シフト用トランジスタをオンさせて前記プルアップ抵抗に電流を流すことで前記オン指定期間よりも前記シフト制御信号の電圧を低下させる
、請求項２に記載のスイッチ回路。
【請求項４】
前記出力スイッチング素子はＮチャネル型の電界効果トランジスタにて形成される出力トランジスタであり、
前記駆動回路に対し前記駆動電圧と前記出力トランジスタのソース電圧が供給され、
前記駆動回路は、前記シフト用トランジスタがオフであるときの前記シフト制御信号を受けて前記駆動電圧に基づく電圧を前記出力トランジスタのゲートに供給することにより前記出力トランジスタをオンさせ、前記シフト用トランジスタがオンであるときの前記シフト制御信号を受けて、前記ソース電圧に基づく電圧を前記出力トランジスタのゲートに供給することにより前記出力トランジスタをオフさせる
、請求項１～３の何れかに記載のスイッチ回路。
【請求項５】
前記レベルシフタは、前記シフト用トランジスタとして、各々が前記プルアップ抵抗に直列接続された第１及び第２シフト用トランジスタを有し、前記第１シフト用トランジスタを第１電源電圧に基づき前記原制御信号に従ってオン又はオフさせ、前記第２シフト用トランジスタを第２電源電圧に基づき前記原制御信号に従ってオン又はオフさせ、前記第１シフト用トランジスタ及び前記第２シフト用トランジスタの内、少なくとも一方がオンであるとき、前記出力スイッチング素子をオフさせる前記シフト制御信号を生成する
、請求項１～３の何れかに記載のスイッチ回路。
【請求項６】
前記第１電源電圧及び前記第２電源電圧の内、一方のみが、当該スイッチ回路を収容する筐体に設けられ且つ前記筐体から露出する外部端子より出力される
、請求項５に記載のスイッチ回路。
【請求項７】
前記駆動電圧生成回路はチャージポンプ回路であり、
前記スイッチング素子がオフに制御される期間において前記チャージポンプ回路は停止する
、請求項１～３の何れかに記載のスイッチ回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、スイッチ回路に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
スイッチ回路は、２つのノード間に挿入された出力スイッチング素子を有し、与えられた制御信号に応じて出力スイッチング素子をオン又はオフすることにより、２つのノード間を導通又は遮断する。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１８８４２９号公報
【０００４】
［概要］
スイッチ回路では、制御信号に基づき出力スイッチング素子を駆動するための駆動信号を生成する。制御信号の内容を駆動信号に伝搬する際の伝搬遅延を短くすることが求められる。出力スイッチング素子をオンからオフに切り替える際の伝搬遅延は特に短縮が要される。一方で、回路電流の抑制も求められる。
【０００５】
本開示の一態様に係るスイッチ回路は、第１ノード及び第２ノード間に設けられた出力スイッチング素子と、前記出力スイッチング素子をオンさせるための駆動電圧を生成するよう構成された駆動電圧生成回路と、前記出力スイッチング素子の状態を指定する原制御信号を前記駆動電圧を用いてレベルシフトさせることによりシフト制御信号を生成するよう構成されたレベルシフタと、前記駆動電圧に基づき前記シフト制御信号に従って前記出力スイッチング素子を駆動するよう構成された駆動回路と、を備え、前記レベルシフタは、プルアップ抵抗と、前記プルアップ抵抗に直列接続されるシフト用トランジスタと、を有し、前記原制御信号が前記出力スイッチング素子のオフを指定するときに前記シフト用トランジスタをオンさせて前記プルアップ抵抗に電流を流すことで、前記出力スイッチング素子をオフさせる前記シフト制御信号を生成する。
【図面の簡単な説明】
【０００６】
図１は、本開示の実施形態に係る半導体装置の概略構成図である。
図２は、本開示の実施形態に係る半導体装置の外観斜視図である。
図３は、本開示の実施形態に係る過電圧検出回路の回路図である。
図４は、第１参考例に係るスイッチ回路の構成図である。
図５は、第１参考例に係る過電圧異常の発生時のタイミングチャートである。
図６は、第２参考例に係るスイッチ回路の構成図である。
図７は、第３参考例に係るスイッチ回路の構成図である。
図８は、本開示の実施形態に属する第１実施例に係り、スイッチ回路の構成図である。
図９は、本開示の実施形態に属する第１実施例に係り、出力トランジスタに対するドライバの内部構成を示す図である。
図１０は、本開示の実施形態に属する第２実施例に係り、スイッチ回路の構成図である。
図１１は、本開示の実施形態に属する第２実施例に係り、内部電源回路に関わる半導体装置の一部構成図である。
図１２は、本開示の実施形態に属する第３実施例に係り、スイッチ回路の構成図である。
図１３は、本開示の実施形態に属する第３実施例に係り、スイッチ回路の構成図である。
【０００７】
［詳細な説明］
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【０００８】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
【０００９】
レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号について、当該信号がハイレベルであるとき、当該信号の反転信号はローレベルをとり、当該信号がローレベルであるとき、当該信号の反転信号はハイレベルをとる。
【００１０】
ＭＯＳＦＥＴなどのＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
（【００１１】以降は省略されています）

関連特許