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公開番号2025004745
公報種別公開特許公報(A)
公開日2025-01-15
出願番号2024070764
出願日2024-04-24
発明の名称半導体パッケージ及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H01L 25/07 20060101AFI20250107BHJP(基本的電気素子)
要約【課題】集積度が向上された半導体パッケージ及びその製造方法を提供する。
【解決手段】半導体パッケージは、パッケージ基板、前記パッケージ基板上に実装される下部半導体チップ、前記下部半導体チップ上で前記下部半導体チップと水平にシフト(shift)されるように配置される上部半導体チップ、及び前記下部半導体チップの上面及び前記上部半導体チップの下面と接する配線層を含み、前記配線層は前記下部半導体チップの一側で前記上部半導体チップの前記下面を覆い、前記下部半導体チップと前記上部半導体チップとの間に延び、前記上部半導体チップは前記上部半導体チップの前記下面に提供される第1回路層を含み、前記第1回路層の配線パターンの厚さは前記配線層の配線パターンの厚さより薄いことができる。
【選択図】図1
特許請求の範囲【請求項１】
パッケージ基板と、
前記パッケージ基板上に実装される下部半導体チップと、
前記下部半導体チップ上で前記下部半導体チップと水平にシフト（ｓｈｉｆｔ）されるように配置される上部半導体チップと、
前記下部半導体チップの上面及び前記上部半導体チップの下面と接する配線層と、を含み、
前記配線層は、前記下部半導体チップの一側で前記上部半導体チップの前記下面を覆い、前記下部半導体チップと前記上部半導体チップの間に延び、
前記上部半導体チップは、前記上部半導体チップの前記下面に提供される第１回路層を含み、
前記第１回路層の配線パターンの厚さは、前記配線層の配線パターンの厚さより薄い半導体パッケージ。
続きを表示（約 1,300 文字）【請求項２】
前記パッケージ基板上で前記下部半導体チップを囲む第１モールディング膜と、
前記第１モールディング膜上で前記上部半導体チップを囲む第２モールディング膜と、をさらに含み、
前記配線層は、前記第１モールディング膜と前記上部半導体チップの前記下面との間に介在される請求項１に記載の半導体パッケージ。
【請求項３】
前記配線層は、前記第１モールディング膜と前記第２モールディング膜との間に延長される請求項２に記載の半導体パッケージ。
【請求項４】
前記下部半導体チップ及び前記第１モールディング膜は、前記配線層によって前記上部半導体チップ及び前記第２モールディング膜と離隔される請求項３に記載の半導体パッケージ。
【請求項５】
前記第１モールディング膜と前記第２モールディング膜は、前記上部半導体チップの一側で互いに接する請求項２に記載の半導体パッケージ。
【請求項６】
前記下部半導体チップは、前記下部半導体チップの前記上面に提供される第２回路層を含み、
前記配線層は、前記第１回路層及び前記第２回路層に直接連結され、
前記第２回路層の配線パターンの厚さは、前記配線層の前記配線パターンの厚さより薄い請求項１に記載の半導体パッケージ。
【請求項７】
前記下部半導体チップは、
前記下部半導体チップの下面に提供される第２回路層と、
前記下部半導体チップを垂直に貫通して前記第２回路層に連結され、前記下部半導体チップの前記上面に露出される第１ビアと、を含み、
前記配線層は、前記第１回路層及び前記第１ビアに直接連結される請求項１に記載の半導体パッケージ。
【請求項８】
前記配線層は、
前記下部半導体チップの前記上面と接する第１サブ配線層と、
前記上部半導体チップの前記下面と接する第２サブ配線層と、を含み、
前記第１サブ配線層は、前記下部半導体チップの前記上面及び前記上部半導体チップの前記下面の全てとオーバーラップ（ｏｖｅｒｌａｐ）され、
前記第２サブ配線層は、前記上部半導体チップの前記下面とオーバーラップされ、前記下部半導体チップの前記上面の少なくとも一部を覆わない請求項１に記載の半導体パッケージ。
【請求項９】
前記下部半導体チップは、前記下部半導体チップを垂直に貫通して前記下部半導体チップの第２回路層に連結される第１ビアを含み、
前記上部半導体チップは、前記上部半導体チップを垂直に貫通して前記第１回路層に連結される第２ビア、及び前記第１回路層のチップパッドを含み、
前記チップパッドの少なくとも一部は、平面視において前記下部半導体チップの一側に位置する請求項１に記載の半導体パッケージ。
【請求項１０】
前記配線層の前記配線パターンは、前記チップパッドの前記一部と前記第１ビアを電気的に連結する請求項９に記載の半導体パッケージ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は半導体パッケージ及びその製造方法に関するものである。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
最近、電子製品マーケットは携帯用装置の需要が急激に増加しており、これによってこれらの製品に実装される電子部品の高性能化、小型化、及び軽量化が継続的に要求されている。特に、高性能のメモリ半導体の需要がますます増大しており、高帯域幅（ＨｉｇｈＢａｎｄｗｉｄｔｈ）又は高い処理容量（ＨｉｇｈＰｒｏｃｅｓｓｉｎｇＣａｐａｃｉｔｙ）の具現が要求されている。
【０００３】
このような電子部品の小型化及び軽量化を実現するためには実装部品の個々のサイズを減少させる技術のみならず、多数の個々の素子を１つのパッケージに集積する半導体パッケージ技術が要求される。特に、高周波信号を取り扱う半導体パッケージは小型化のみならず、電気的特性の優れた実装が求められている。
【０００４】
一般的に、パッケージ基板に複数のメモリチップを積層するためにＴＳＶプロセス、フリップチッププロセス、及びワイヤボンディングプロセス等が使用されている。但し、ＴＳＶプロセスはプロセスが複雑であり、費用が過多な問題点があるので、これを解決するプロセスの必要性が台頭し得る。
【先行技術文献】
【特許文献】
【０００５】
米国特許１１，２０１，１３５Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は集積度が向上された半導体パッケージ及びその製造方法を提供することにある。
【０００７】
本発明が解決しようとする他の課題は電気的特性が向上された半導体パッケージ及びその製造方法を提供することにある。
【０００８】
本発明が解決しようとする課題は以上で言及した課題に制限されず、言及されないその他の課題は下の記載から当業者に明確に理解されるべきである。
【課題を解決するための手段】
【０００９】
上述した技術的課題を解決するための本発明の実施形態による半導体パッケージは、パッケージ基板、前記パッケージ基板上に実装される下部半導体チップ、前記下部半導体チップ上で前記下部半導体チップと水平にシフト（ｓｈｉｆｔ）されるように配置される上部半導体チップ、及び前記下部半導体チップの上面及び前記上部半導体チップの下面と接する配線層と、を含むことができる。前記配線層は、前記下部半導体チップの一側で前記上部半導体チップの前記下面を覆い、前記下部半導体チップと前記上部半導体チップとの間に延びることができる。前記上部半導体チップは、前記上部半導体チップの前記下面に提供される第１回路層を含むことができる。前記第１回路層の配線パターンの厚さは、前記配線層の配線パターンの厚さより薄いことができる。
【００１０】
上述した技術的課題を解決するための本発明の実施形態による半導体パッケージは、パッケージ基板、前記パッケージ基板上にフリップチップ（ｆｌｉｐｃｈｉｐ）実装される第１半導体チップ、前記パッケージ基板上で前記第１半導体チップを囲む第１モールディング膜、前記第１半導体チップの上面及び前記第１モールディング膜の上面を覆う第１配線層、前記第１配線層上の第２半導体チップ、前記第１配線層上で前記第２半導体チップを囲む第２モールディング膜、及び前記パッケージ基板の下面上に提供される外部端子を含むことができる。前記第２半導体チップは垂直方向に前記第１半導体チップの一側面とオーバーラップ（ｏｖｅｒｌａｐ）されるように前記第１半導体チップとシフト（ｓｈｉｆｔ）されることができる。前記第１半導体チップ及び前記第１モールディング膜は前記第１配線層によって前記第２半導体チップ及び前記第２モールディング膜と離隔されることができる。
（【００１１】以降は省略されています）

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