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公開番号2025009822
公報種別公開特許公報(A)
公開日2025-01-20
出願番号2024066044
出願日2024-04-16
発明の名称半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10D 30/67 20250101AFI20250109BHJP()
要約【課題】トランジスタから半導体基板への漏洩電流を防ぎ、ショート現象を防止して電気的特性を向上させた半導体素子を提供する。
【解決手段】半導体素子は、絶縁基板105、その上のシリコン層100、その上のドーパント層DEP、その側面上の埋め込みスペーサー、その上のソース/ドレーンパターンSD1と、、ドーパント層上のチャンネルパターンCH1、CH2と、その上のゲート電極GEと、絶縁基板の下部の下部パワー配線VPR1、VPR2と、絶縁基板及びシリコン層を貫通して下部パワー配線とソース/ドレーンパターンとを互いに電気的に連結する背面コンタクトと、を備え、チャンネルパターンは、互いに離隔されて積層された複数の半導体パターンSP1～SP4を含み、ソース/ドレーンパターンは、チャンネルパターンに連結され、ゲート電極は、複数の半導体パターンの間に各々介在する複数の内側電極PO1～PO3及び外側電極PO4を含む。
【選択図】図5E
特許請求の範囲【請求項１】
絶縁基板と、
前記絶縁基板の上のシリコン層と、
前記シリコン層上のドーパント層と、
前記ドーパント層の側面上の埋め込みスペーサーと、
前記ドーパント層上のチャンネルパターンと、
前記埋め込みスペーサー上のソース／ドレーンパターンと、
前記チャンネルパターン上のゲート電極と、
前記絶縁基板の下部の下部パワー配線と、
前記絶縁基板及び前記シリコン層を貫通して前記下部パワー配線と前記ソース／ドレーンパターンとを互いに電気的に連結する背面コンタクトと、を備え、
前記チャンネルパターンは、互いに離隔されて積層された複数の半導体パターンを含み、
前記ソース／ドレーンパターンは、前記チャンネルパターンに連結され、
前記ゲート電極は、前記複数の半導体パターンの間に各々介在する複数の内側電極を含み、
前記背面コンタクトの側面は、前記シリコン層及び前記埋め込みスペーサーに接触することを特徴とする半導体素子。
続きを表示（約 1,200 文字）【請求項２】
前記背面コンタクトは、
前記ソース／ドレーンパターンの下部に連結される金属－半導体化合物層と、
前記金属－半導体化合物層の下に提供される接触部と、
前記下部パワー配線に連結されるコンタクトプラグと、
前記接触部及び前記コンタクトプラグのそれぞれの側面上のライナーパターンと、を含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記コンタクトプラグは、前記下部パワー配線のビア部に連結されることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記コンタクトプラグの幅は、前記接触部の幅よりも小さいことを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記接触部の側面は、曲面であることを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記接触部の側面は、前記埋め込みスペーサーに向かって膨らんでいることを特徴とする請求項２に記載の半導体素子。
【請求項７】
前記接触部の幅は、所定の垂直距離に応じて漸進的に大きくなって再び小さくなることを特徴とする請求項４に記載の半導体素子。
【請求項８】
前記ビア部は、前記接触部及び前記埋め込みスペーサーに垂直に重畳することを特徴とする請求項３に記載の半導体素子。
【請求項９】
前記ビア部の幅は、前記下部パワー配線に向かうほど大きくなることを特徴とする請求項３に記載の半導体素子。
【請求項１０】
水平部及び突出部を含む絶縁基板と、
前記絶縁基板の上のシリコン層と、
前記シリコン層上のドーパント層と、
前記ドーパント層の両側面上のそれぞれの第１埋め込みスペーサー及び第２埋め込みスペーサーと、
前記ドーパント層上のチャンネルパターンと、
前記チャンネルパターンの両側に連結された第１ソース／ドレーンパターン及び第２ソース／ドレーンパターンと、
前記チャンネルパターン上のゲート電極と、
前記絶縁基板の下部の下部パワー配線と、
前記絶縁基板及び前記シリコン層を貫通して前記下部パワー配線と前記第１ソース／ドレーンパターンとを互いに電気的に連結する背面コンタクトと、を備え、
前記突出部は、前記第２ソース／ドレーンパターンの下部に接触し、
前記シリコン層は、前記突出部と前記背面コンタクトとの間に介在し、
前記第１埋め込みスペーサーの第１側面は、前記背面コンタクトに接触し、
前記第２埋め込みスペーサーの第２側面は、前記突出部に接触し、
前記第１埋め込みスペーサー及び前記第２埋め込みスペーサーは、シリコン酸化物よりも低い誘電率を有する絶縁材料を含むことを特徴とする半導体素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子に関し、より詳細には、電界効果トランジスタを含む半導体素子に関する。
続きを表示（約 4,300 文字）【背景技術】
【０００２】
半導体素子はＭＯＳ電界効果トランジスタ（ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ）で構成された集積回路を含む。半導体素子のサイズ及びデザインルール（Ｄｅｓｉｇｎｒｕｌｅ）が徐々に縮小されるにつれ、ＭＯＳ電界効果トランジスタのサイズの縮小（ｓｃａｌｅｄｏｗｎ）もますます加速化されている。ＭＯＳ電界効果トランジスタのサイズの縮小に応じて半導体素子の動作特性が低下する。従って、半導体素子の高集積化による限界を克服しながら、より優れた性能の半導体素子を形成するための様々な方法が研究されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１１３５５６０１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、電気的特性を向上させた半導体素子を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による半導体素子は、絶縁基板と、前記絶縁基板の上のシリコン層と、前記シリコン層上のドーパント層と、前記ドーパント層の側面上の埋め込みスペーサーと、前記ドーパント層上のチャンネルパターンと、前記埋め込みスペーサー上のソース／ドレーンパターンと、前記チャンネルパターン上のゲート電極と、前記絶縁基板の下部の下部パワー配線と、前記絶縁基板及び前記シリコン層を貫通して前記下部パワー配線と前記ソース／ドレーンパターンとを互いに電気的に連結する背面コンタクトと、を備え、前記チャンネルパターンは、互いに離隔されて積層された複数の半導体パターンを含み、前記ソース／ドレーンパターンは、前記チャンネルパターンに連結され、前記ゲート電極は、前記複数の半導体パターンの間に各々介在する複数の内側電極を含み、前記背面コンタクトの側面は、前記シリコン層及び前記埋め込みスペーサーに接触する。
【０００６】
上記目的を達成するためになされた本発明の他の態様による半導体素子は、水平部及び突出部を含む絶縁基板と、前記絶縁基板の上のシリコン層と、前記シリコン層上のドーパント層と、前記ドーパント層の両側面上のそれぞれの第１埋め込みスペーサー及び第２埋め込みスペーサーと、前記ドーパント層上のチャンネルパターンと、前記チャンネルパターンの両側に連結された第１ソース／ドレーンパターン及び第２ソース／ドレーンパターンと、前記チャンネルパターン上のゲート電極と、前記絶縁基板の下部の下部パワー配線と、前記絶縁基板及び前記シリコン層を貫通して前記下部パワー配線と前記第１ソース／ドレーンパターンとを互いに電気的に連結する背面コンタクトと、を備え、前記突出部は、前記第２ソース／ドレーンパターンの下部に接触し、前記シリコン層は、前記突出部と前記背面コンタクトとの間に介在し、前記第１埋め込みスペーサーの第１側面は、前記背面コンタクトに接触し、前記第２埋め込みスペーサーの第２側面は、前記突出部に接触し、前記第１埋め込みスペーサー及び前記第２埋め込みスペーサーは、シリコン酸化物よりも低い誘電率を有する絶縁材料を含む。
【０００７】
一実施形態による半導体素子は、絶縁基板と、前記絶縁基板の上のシリコン層と、前記シリコン層上のドーパント層と、前記ドーパント層の側面上の埋め込みスペーサーと、前記ドーパント層上のチャンネルパターンと、前記埋め込みスペーサー上のソース／ドレーンパターンと、前記チャンネルパターン上のゲート電極と、前記絶縁基板の下部の下部パワー配線と、前記絶縁基板及び前記シリコン層を貫通して前記下部パワー配線と前記ソース／ドレーンパターンとを互いに電気的に連結する背面コンタクトと、を備え、前記チャンネルパターンは、互いに離隔されて積層された複数の半導体パターンを含み、前記ソース／ドレーンパターンは、前記チャンネルパターンに連結され、前記ドーパント層及び前記シリコン層のそれぞれは、フルオリン（Ｆ）、アルゴン（Ａｒ）、酸素（Ｏ）、及び窒素（Ｎ）の中の少なくとも１つの不純物を含み、前記ドーパント層の不純物の第１不純物濃度は、前記シリコン層の不純物の第２不純物濃度よりも大きい。
【発明の効果】
【０００８】
本発明によれば、ナノシートと半導体基板との間に埋め込みスペーサーを形成して、これを通じてチャンネルパターンの漏洩電流を防止することができる。また、埋め込みスペーサーを通じてソース／ドレーンパターンの間で発生するショート（Ｓｈｏｒｔ）現象を防止することができる。従って、トランジスタから半導体基板への漏洩電流を防ぎ、ショート現象を防止して半導体素子の電気的特性を向上させることができる。
【０００９】
本発明によれば、埋め込みスペーサーを通じてソース／ドレーンパターンに連結される背面コンタクトとゲート電極との間で発生するショート（Ｓｈｏｒｔ）現象を防止することができる。結果的に、本発明の下部パワー配線が適用された半導体素子は電気的特性を向上させることができる。
【図面の簡単な説明】
【００１０】
本発明の一実施形態による半導体素子のロジックセルを説明するための概念図である。
本発明の一実施形態による半導体素子のロジックセルを説明するための概念図である。
本発明の一実施形態による半導体素子のロジックセルを説明するための概念図である。
本発明の一実施形態による半導体素子を説明するための平面図である。
図４のＡ－Ａ’線に沿う断面図である。
図４のＢ－Ｂ’線に沿う断面図である。
図４のＣ－Ｃ’線に沿う断面図である。
図４のＤ－Ｄ’線に沿う断面図である。
図４のＥ－Ｅ’線に沿う断面図である。
図５Ｂの第３中心線に従うシリコン層の不純物濃度を示したグラフである。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
図１１ＡのＮ領域を形成する方法を説明するための拡大図である。
図１１ＡのＮ領域を形成する方法を説明するための拡大図である。
図１１ＡのＮ領域を形成する方法を説明するための拡大図である。
図１１ＡのＮ領域を形成する方法を説明するための拡大図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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