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公開番号2025009829
公報種別公開特許公報(A)
公開日2025-01-20
出願番号2024068692
出願日2024-04-19
発明の名称半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10D 30/67 20250101AFI20250109BHJP()
要約【課題】信頼性及び電気的特性が向上された半導体素子を提供する。
【解決手段】本発明による半導体素子は、活性パターンを含む基板と、活性パターン上のチャンネルパターンと、ここで、チャンネルパターンは、互いに離隔されて積層される複数の半導体パターンを含み、複数の半導体パターンに接続されるソース/ドレーンパターンと、チャンネルパターンを横切り、第1方向に延長されるゲート電極と、ここで、ゲート電極は、複数の半導体パターンの中で互いに隣接する第1半導体パターンと第2半導体パターンとの間に介在する内側ゲート電極を含み、内側ゲート電極とソース/ドレーンパターンとの間に介在する内側ゲートスペーサーと、を有し、内側ゲートスペーサーは、中心部分及び中心部分の一側に第1方向に隣接するエッジ部分を含み、中心部分は、第1方向と交差する第2方向に第1厚さを有し、エッジ部分は、第2方向に第2厚さを有し、第1厚さは、第2厚さより大きい。
【選択図】図6B
特許請求の範囲【請求項１】
活性パターンを含む基板と、
前記活性パターン上のチャンネルパターンと、
ここで、前記チャンネルパターンは、互いに離隔されて積層される複数の半導体パターンを含み、
前記複数の半導体パターンに接続されるソース／ドレーンパターンと、
前記チャンネルパターンを横切り、第１方向に延長されるゲート電極と、
ここで、前記ゲート電極は、前記複数の半導体パターンの中で互いに隣接する第１半導体パターンと第２半導体パターンとの間に介在する内側ゲート電極を含み、
前記内側ゲート電極と前記ソース／ドレーンパターンとの間に介在する内側ゲートスペーサーと、を有し、
前記内側ゲートスペーサーは、中心部分及び前記中心部分の一側に前記第１方向に隣接するエッジ部分を含み、
前記中心部分は、前記第１方向と交差する第２方向に第１厚さを有し、
前記エッジ部分は、前記第２方向に第２厚さを有し、
前記第１厚さは、前記第２厚さより大きいことを特徴とする半導体素子。
続きを表示（約 1,200 文字）【請求項２】
前記第１厚さに対する前記第２厚さの比は、０．２～０．８であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記内側ゲートスペーサーの厚さは、前記中心部分から前記エッジ部分に行くほど減少することを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記内側ゲートスペーサーと前記内側ゲート電極との間に高誘電膜をさらに有することを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記内側ゲートスペーサーは、前記内側ゲート電極に向かって膨らんでいる第１側壁を含むことを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記内側ゲートスペーサーは、前記ソース／ドレーンパターンと接し、凹んだ第２側壁をさらに含むことを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記第１側壁の曲率は、前記第２側壁の曲率より大きいことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記内側ゲート電極は、前記内側ゲートスペーサーと接する凹んだ側壁を含むことを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記内側ゲートスペーサーは、前記ソース／ドレーンパターンと接し、前記ソース／ドレーンパターンに向かって膨らんでいる第１外側壁と、
前記内側ゲート電極と接し、前記ソース／ドレーンパターンに向かって陥没された第２外側壁と、を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１０】
活性パターンを含む基板と、
前記活性パターン上のチャンネルパターンと、
ここで、前記チャンネルパターンは、互いに離隔されて積層される複数の半導体パターンを含み、
前記複数の半導体パターンに接続されるソース／ドレーンパターンと、
前記チャンネルパターンを横切り、第１方向に延長されるゲート電極と、
ここで、前記ゲート電極は、前記複数の半導体パターンの中で互いに隣接する第１半導体パターンと第２半導体パターンとの間に介在する内側ゲート電極を含み、
前記内側ゲート電極と前記ソース／ドレーンパターンとの間に介在する内側ゲートスペーサーと、
前記内側ゲート電極と前記内側ゲートスペーサーとの間の内側高誘電膜と、を有し、
前記内側ゲートスペーサーは、第１部分及び前記第１部分の一側に前記第１方向に隣接する第２部分を含み、
前記第１部分は、前記内側高誘電膜と接する第１外側面を含み、
前記第２部分は、前記内側高誘電膜と接する第２外側面を含み、
前記第１外側面は、前記第２外側面に比べて前記内側ゲート電極に向かってさらに陥没されることを特徴とする半導体素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子に関し、特に、電界効果トランジスタを含む半導体素子に関するものである。
続きを表示（約 3,800 文字）【背景技術】
【０００２】
半導体素子は、ＭＯＳ電界効果トランジスタ（ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ）で構成された集積回路を含む。
半導体素子のサイズ及びデザインルール（Ｄｅｓｉｇｎｒｕｌｅ）がだんだん縮小されることにつれ、ＭＯＳ電界効果トランジスタのサイズ縮小（ｓｃａｌｅｄｏｗｎ）もますます加速化されている。
【０００３】
ＭＯＳ電界効果トランジスタのサイズ縮小に応じて半導体素子の動作特性が低下するという問題がある。
したがって、半導体素子の高集積化による限界を克服しながら、より優れた性能の半導体素子を形成するための様々な方法が研究されている。
【先行技術文献】
【特許文献】
【０００４】
米国特許第１１，３０９，４２１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来の半導体素子における問題点に鑑みてなされたものであって、本発明の目的は、信頼性及び電気的特性が向上された半導体素子を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による半導体素子は、活性パターンを含む基板と、前記活性パターン上のチャンネルパターンと、ここで、前記チャンネルパターンは、互いに離隔されて積層される複数の半導体パターンを含み、前記複数の半導体パターンに接続されるソース／ドレーンパターンと、前記チャンネルパターンを横切り、第１方向に延長されるゲート電極と、ここで、前記ゲート電極は、前記複数の半導体パターンの中で互いに隣接する第１半導体パターンと第２半導体パターンとの間に介在する内側ゲート電極を含み、前記内側ゲート電極と前記ソース／ドレーンパターンとの間に介在する内側ゲートスペーサーと、を有し、前記内側ゲートスペーサーは、中心部分及び前記中心部分の一側に前記第１方向に隣接するエッジ部分を含み、前記中心部分は、前記第１方向と交差する第２方向に第１厚さを有し、前記エッジ部分は、前記第２方向に第２厚さを有し、前記第１厚さは、前記第２厚さより大きいことを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体素子は、活性パターンを含む基板と、前記活性パターン上のチャンネルパターンと、ここで、前記チャンネルパターンは、互いに離隔されて積層される複数の半導体パターンを含み、前記複数の半導体パターンに接続されるソース／ドレーンパターンと、前記チャンネルパターンを横切り、第１方向に延長されるゲート電極と、ここで、前記ゲート電極は、前記複数の半導体パターンの中で互いに隣接する第１半導体パターンと第２半導体パターンとの間に介在する内側ゲート電極を含み、前記内側ゲート電極と前記ソース／ドレーンパターンとの間に介在する内側ゲートスペーサーと、前記内側ゲート電極と前記内側ゲートスペーサーとの間の内側高誘電膜と、を有し、前記内側ゲートスペーサーは、第１部分及び前記第１部分の一側に前記第１方向に隣接する第２部分を含み、前記第１部分は、前記内側高誘電膜と接する第１外側面を含み、前記第２部分は、前記内側高誘電膜と接する第２外側面を含み、前記第１外側面は、前記第２外側面に比べて前記内側ゲート電極に向かってさらに陥没されることを特徴とする。
【０００８】
本発明のその他の実施形態による半導体素子は、活性領域を含む基板と、前記活性領域上の活性パターンを定義する素子分離膜と、前記活性パターン上のチャンネルパターン及びソース／ドレーンパターンと、ここで、前記チャンネルパターンは互いに離隔されて垂直に積層される複数の半導体パターンを含み、前記複数の半導体パターンに接続されるソース／ドレーンパターンと、前記チャンネルパターンを横切り、第１方向に延長されるゲート電極と、ここで、前記ゲート電極は、前記複数の半導体パターンの中で互いに隣接する第１及び第２半導体パターンの間に介在する内側ゲート電極を含み、前記第１及び第２半導体パターンと前記内側ゲート電極との間の内側ゲート絶縁膜と、前記内側ゲート絶縁膜は前記内側ゲート電極と前記ソース／ドレーンパターンとの間に介在する内側ゲートスペーサーと、を含み、前記内側ゲート電極と前記内側ゲートスペーサーとの間の内側高誘電膜と、前記ゲート電極の側壁上のゲートスペーサーと、を有し、前記内側ゲートスペーサーは、第１エッジ部と、前記第１エッジ部と第１方向に離隔された第２エッジ部と、前記第１エッジ部及び前記第２エッジ部の間の中心部と、を含み、前記内側ゲートスペーサーの厚さは、前記第１エッジ部から前記中心部に行くほど、増加して前記中心部で最大値に到達し、その後前記中心部から前記第２エッジ部に行くほど、減少することを特徴とする。
【発明の効果】
【０００９】
本発明に係る半導体素子によれば、３次元電界効果トランジスタは、ゲート絶縁膜がゲートの漏洩電流を防止することができる内側ゲートスペーサーを含むことができる。
平面視において、内側ゲートスペーサーの厚さは中心部分からエッジ部分に行くほど、減少することができる。
したがって、内側ゲート電極が均一に安定的に満たされることができる。
結果的に、本発明による半導体素子の電気的特性が向上される。
【図面の簡単な説明】
【００１０】
本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
本発明の実施形態による半導体素子の概略構成を説明するための平面図である。
図４のＡ－Ａ’線に沿って切断した断面図である。
図４のＢ－Ｂ’線に沿って切断した断面図である。
図４のＣ－Ｃ’線に沿って切断した断面図である。
図４のＤ－Ｄ’線に沿って切断した断面図である。
図５ＡのＭ領域の一実施形態を示した拡大図である。
図５ＢのＸ－Ｘ’線に沿って切断した断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための図である。
本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体素子の製造方法を説明するための図である。
本発明の他の実施形態を示した図５ＢのＸ－Ｘ’線に沿って切断した断面図である。
本発明の他の実施形態を示した図５ＢのＸ－Ｘ’線に沿って切断した断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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