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公開番号2025010091
公報種別公開特許公報(A)
公開日2025-01-20
出願番号2024107189
出願日2024-07-03
発明の名称キャパシタが埋め込まれた相互接続パッケージを含む半導体デバイス
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 23/12 20060101AFI20250109BHJP(基本的電気素子)
要約【課題】高速で効率的な負荷への電源供給が可能な相互接続パッケージを含む半導体デバイスを提供する。
【解決手段】本発明による半導体デバイスは、横方向に配置された少なくとも2つの半導体チップを含み、モールド材料によって互いに分離されるダイスタックと、ダイスタックの上方または下方に配置され、半導体チップを互いに接続する相互接続パッケージとを含む半導体パッケージが提供され、ダイスタックよりも小さい横方向の幅を有する相互接続パッケージは、垂直方向においてダイスタックによって完全に覆われており、キャパシタが、相互接続パッケージ内に配置され、半導体チップの少なくとも1つに接続され、電圧源およびグラウンドに接続されるように構成される。
【選択図】図1A

特許請求の範囲【請求項１】
少なくとも１つの誘電体層と、前記少なくとも１つの誘電体層内に形成された少なくとも１つの第１配線トレースとを含み、前記少なくとも１つの第１配線トレースを介して複数の半導体チップを接続するように構成された相互接続パッケージを含む半導体デバイスであって、
前記相互接続パッケージは、前記少なくとも１つの第１配線トレース上にキャパシタをさらに含み、前記キャパシタは、前記少なくとも１つの第１配線トレースに結合されていることを特徴とする半導体デバイス。
続きを表示（約 1,400 文字）【請求項２】
前記半導体チップは、前記相互接続パッケージの上方に、第１方向に配置されていることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記相互接続パッケージが含まれる再配線基板をさらに含み、
前記再配線基板は、前記第１方向と交差する第２方向において、前記相互接続パッケージよりも大きな横方向の幅を有することを特徴とする請求項１に記載の半導体デバイス。
【請求項４】
前記相互接続パッケージが含まれる再配線基板をさらに含み、
前記半導体チップは、前記再配線基板の上方に、第１方向に配置され、
前記再配線基板は、少なくとも１つの第２配線トレースが形成された少なくとも１つの再配線層を含み、
前記少なくとも１つの第２配線トレースは、前記少なくとも１つの第１配線トレースを前記半導体チップに接続することを特徴とする請求項１に記載の半導体デバイス。
【請求項５】
前記再配線基板の下方に配置されたパッケージ基板をさらに含み、
前記パッケージ基板は、その中に複数の接続構造を含み、前記パッケージ基板の第１表面と第２表面に複数の接続端子を含み、前記第２表面は前記第１表面の反対側にあり、
前記接続構造は、それぞれ前記接続端子に接続されており、
前記接続端子の少なくとも１つは、前記少なくとも１つの第２配線トレースを介して前記少なくとも１つの第１配線トレースに接続されることを特徴とする請求項４に記載の半導体デバイス。
【請求項６】
前記パッケージ基板の前記第１表面または前記第１表面の反対側の前記第２表面に、少なくとも１つの追加のキャパシタをさらに含み、
前記少なくとも１つの追加のキャパシタは、前記相互接続パッケージ内の前記キャパシタよりも大きなサイズを有することを特徴とする請求項５に記載の半導体デバイス。
【請求項７】
前記半導体チップは、前記相互接続パッケージの上方に、第１方向に配置されており、
前記キャパシタは、前記相互接続パッケージの下方部分よりも前記半導体チップに近い前記相互接続パッケージの上方部分に配置されていることを特徴とする請求項１に記載の半導体デバイス。
【請求項８】
前記少なくとも１つの誘電体層は、複数の誘電体層を含み、
前記キャパシタの厚さは、第１方向において前記複数の誘電体層の１つの厚さよりも小さいことを特徴とする請求項１に記載の半導体デバイス。
【請求項９】
前記少なくとも１つの第１配線トレースは、
前記キャパシタが配置され、前記半導体チップの少なくとも１つを電圧源に接続するように構成された電源配線トレースと、
前記半導体チップを接続するように構成された信号配線トレースと、を含むことを特徴とする請求項１に記載の半導体デバイス。
【請求項１０】
前記半導体チップと、
前記半導体チップの下方に、第１方向に配置された再配線基板と、
前記再配線基板の下方に、前記第１方向に配置されたパッケージ基板と、をさらに含み、
前記再配線基板は前記相互接続パッケージを含み、前記パッケージ基板は前記再配線基板に接続されていることを特徴とする請求項１に記載の半導体デバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、キャパシタが埋め込まれた相互接続パッケージを含む半導体デバイスに関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
半導体パッケージング技術は、集積回路に対する高い素子密度および性能の要求に対応するために急速に発展してきた。マルチチップ半導体パッケージングでは、半導体チップを含む半導体デバイスの性能に悪影響を及ぼすインピーダンスやノイズを考慮して、半導体パッケージ内の半導体チップ間を接続する相互接続構造の設計が技術的な課題となっている。
【０００３】
本背景技術に開示された情報は、本発明の実施形態を実現する以前にまたは実現する過程において、本発明者において公知であったもの、または本発明者に由来するものであり、あるいは本実施形態を実現する過程で得られた技術情報である。したがって、既に公知である先行技術を形成しない情報が含まれ得る。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、半導体パッケージ全体のサイズを縮小しながら半導体パッケージ内の半導体チップに安定した電源供給が可能な相互接続パッケージを含む半導体デバイスおよび電子デバイスを提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、少なくとも１つのキャパシタが配置されて半導体チップに接続された、少なくとも１つの相互接続パッケージを含む半導体パッケージを提供し、相互接続パッケージは、再配線基板を間に挟んでパッケージ基板の上に積層される。再配線基板は、半導体チップをパッケージ基板内またはパッケージ基板外の他の回路素子に接続する複数の配線トレースを含む。相互接続パッケージは再配線基板に含まれる。半導体パッケージは、ファンアウト・ウエハレベル・パッケージ（ＦＯＷＬＰ：ｆａｎ－ｏｕｔｗａｆｅｒｌｅｖｅｌｐａｃｋａｇｅ）である。キャパシタは、負荷、すなわち半導体パッケージ内の半導体チップ、に印加されるインピーダンスおよびノイズを低減するように構成されたデカップリングキャパシタである。
【０００６】
デカップリングキャパシタは、一般に、パッケージ基板の上面または下面にそれぞれ配置されたダイ側キャパシタ（ＤＳＣ：ｄｉｅｓｉｄｅｃａｐａｃｉｔｏｒ）またはランド側キャパシタ（ＬＳＣ：ｌａｎｄｓｉｄｅｃａｐａｃｉｔｏｒ）によって実装されるが、実施形態による半導体パッケージは、小さなフットプリントで半導体チップを互いに局所的に（ローカルに）接続するために提供される相互接続パッケージ内に、少なくとも１つのキャパシタを含む。したがって、ＤＳＣとＬＳＣの少なくとも１つは、半導体パッケージから除去することができる、なぜなら、相互接続パッケージ内のキャパシタが、デカップリングキャパシタとして、除去されたＤＳＣまたはＬＳＣの代わりになるからである。相互接続パッケージに含まれるこのキャパシタは集積スタックキャパシタ（ＩＳＣ：ｉｎｔｅｇｒａｔｅｄｓｔａｃｋｃａｐａｃｉｔｏｒ）と称され、数マイクロメートル以下の厚さと、非常に高い容量密度を有する。
【０００７】
相互接続パッケージは、複数の誘電体層および配線トレースが形成された少なくとも１つの再配線層を含み、キャパシタは少なくとも１つの配線トレースの上に形成される。
【０００８】
相互接続パッケージにおいて、再配線層は相互接続パッケージの上部に形成され、キャパシタは再配線層の上方部分に形成される、これにより、キャパシタはより良いデカップリング性能のために半導体チップの近くに配置することができる。
【発明の効果】
【０００９】
本発明によれば、キャパシタを相互接続パッケージの再配線層に埋め込むことで、半導体パッケージは、半導体チップへの電力供給を低インピーダンスと低ノイズで実現することができ、半導体パッケージを含む半導体デバイスのフットプリントを小さくすることができる。
【００１０】
また、本発明によれば、パッケージングされた半導体チップに対して高速で効率的な電源供給を可能とする相互接続パッケージを含んだ半導体デバイスおよび電子デバイスを提供することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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