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公開番号2024179559
公報種別公開特許公報(A)
公開日2024-12-26
出願番号2023098500
出願日2023-06-15
発明の名称半導体装置
出願人富士電機株式会社
代理人個人,個人
主分類H01L 29/06 20060101AFI20241219BHJP(基本的電気素子)
要約【課題】フィールドプレートを構成要素とする寄生素子の動作を抑制することができる半導体装置を提供する。
【解決手段】第1導電型の基体1と、基体1に設けられ、ハイサイド回路102が形成される第2導電型の第1ウェル領域2と、第1ウェル領域2の周囲に環状に設けられ、第1ウェル領域2よりも低不純物濃度の第2導電型の第1耐圧領域8と、第1耐圧領域8の外周側に、第1耐圧領域8に接して環状に設けられた第1導電型の第2耐圧領域3と、第1耐圧領域8の一部を含んで設けられた第1レベルシフト素子20aと、第1レベルシフト素子20aの周囲を囲むように設けられた第1導電型の第1分離領域6aと、第1耐圧領域8及び第1分離領域6aの上方に絶縁膜71,72を介して設けられ、第1分離領域6aとの間の第1距離d1が、第1耐圧領域8との間の第2距離d2よりも大きいフィールドプレート(10,11,12)と、を備える。
【選択図】図4
特許請求の範囲【請求項１】
第１導電型の基体と、
前記基体に設けられ、ハイサイド回路が形成される第２導電型の第１ウェル領域と、
前記第１ウェル領域の周囲に環状に設けられ、前記第１ウェル領域よりも低不純物濃度の第２導電型の第１耐圧領域と、
前記第１耐圧領域の外周側に、前記第１耐圧領域に接して環状に設けられた第１導電型の第２耐圧領域と、
前記第１耐圧領域の一部を含んで設けられた第１レベルシフト素子と、
前記第１レベルシフト素子の周囲を囲むように設けられた第１導電型の第１分離領域と、
前記第１耐圧領域及び前記第１分離領域の上方に絶縁膜を介して設けられ、前記第１分離領域との間の第１距離が、前記第１耐圧領域との間の第２距離よりも大きいフィールドプレートと、
を備える半導体装置。
続きを表示（約 900 文字）【請求項２】
前記フィールドプレートが、前記第１レベルシフト素子の上方を前記第２距離で横断する
請求項１に記載の半導体装置。
【請求項３】
前記フィールドプレートが、前記第１耐圧領域及び前記第１レベルシフト素子の上方を前記第１距離で横断する
請求項１に記載の半導体装置。
【請求項４】
前記第１耐圧領域の他の一部を含んで設けられた第２レベルシフト素子と、
前記第２レベルシフト素子の周囲を囲むように設けられた第１導電型の第２分離領域と、
を更に備え、
前記フィールドプレートが、前記第１耐圧領域、前記第１レベルシフト素子、前記第２分離領域及び前記第２レベルシフト素子の上方を前記第１距離で横断する
請求項１又は２に記載の半導体装置。
【請求項５】
前記フィールドプレートが、
前記第１耐圧領域の上方に設けられ、前記第１分離領域の上方で分断された第１層と、
前記第１分離領域の上方に設けられた第２層と、
を備える
請求項１又は２に記載の半導体装置。
【請求項６】
前記第１層が前記第２層に電気的に接続されている
請求項５に記載の半導体装置。
【請求項７】
前記第１層がポリシリコンで構成され
前記第２層が金属で構成されている
請求項５に記載の半導体装置。
【請求項８】
前記第２層が、前記第１分離領域の上方に局所的に設けられている
請求項５に記載の半導体装置。
【請求項９】
前記第２層が、更に前記第１耐圧領域の上方に設けられている
請求項５に記載の半導体装置。
【請求項１０】
前記絶縁膜の前記第１分離領域上の厚さが、前記絶縁膜の前記第１耐圧領域上の厚さよりも厚く、
前記フィールドプレートが、蛇行状の断面パターンを有する単層で構成されている
請求項１又は２に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
特許文献１及び２は、高耐圧集積回路（ＨＶＩＣ）において、高耐圧接合終端（ＨＶＪＴ）に高耐圧Ｎ型ＭＯＳＦＥＴ（ＨＶＮＭＯＳ）を一体化して形成すると共に、ＨＶＮＭＯＳをｐ
－
型スリット領域で囲うことでＨＶＪＴから電気的に分離した構造（「分割リサーフ構造」ともいう。）を開示する。この際、ｐ
－
型スリット領域をチャネルとし、ｐ
－
型スリット領域の直上のフィールドプレートをゲートとする寄生ＭＯＳトランジスタ（寄生ＭＯＳ）が構成される。
【０００３】
特許文献３は、フィールドプレートをＨＶＪＴ上とＨＶＮＭＯＳ上で分断することで、寄生ＭＯＳが構成されることを回避した構成を開示する。特許文献４は、フィールドプレートの始点をＨＶＮＭＯＳのドレイン電位に接続することで、寄生ＭＯＳの動作を抑制した構成を開示する。
【０００４】
特許文献５は、ｐ
－
型スリット領域上を２層のフィールドプレートで隙間なく覆うことで、表面帯電に強くする構成を開示する。特許文献６は、ｐ
－
型スリット領域内の一部に濃いｐ型層を形成することで、寄生ＭＯＳの反転層の形成を抑制する構成を開示する。特許文献７は、フィールドプレートの始点をＶＳ電位に接続することで、寄生ＭＯＳの動作を抑制した構成を開示する。
【先行技術文献】
【特許文献】
【０００５】
特許第６７９８３７７号公報
特許第３９１７２１１号公報
特許第６００９３４１号公報
特許第６１３４２１９号公報
特許第６４１４８６１号公報
特開２０２１－１１４５２７号公報
特許第５３２１７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の分割リサーフ構造において、寄生ＭＯＳが動作すると、ＨＶＪＴとＨＶＮＭＯＳの間でリーク電流が流れ、ＨＶＩＣの正常動作が妨げられる。寄生ＭＯＳの動作を抑制する方法には改善の余地がある。
【０００７】
上記問題に鑑み、本発明は、フィールドプレートを構成要素とする寄生素子の動作を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、第１導電型の基体と、基体に設けられ、ハイサイド回路が形成される第２導電型の第１ウェル領域と、第１ウェル領域の周囲に環状に設けられ、第１ウェル領域よりも低不純物濃度の第２導電型の第１耐圧領域と、第１耐圧領域の外周側に、第１耐圧領域に接して環状に設けられた第１導電型の第２耐圧領域と、第１耐圧領域の一部を含んで設けられた第１レベルシフト素子と、第１レベルシフト素子の周囲を囲むように設けられた第１導電型の第１分離領域と、第１耐圧領域及び第１分離領域の上方に絶縁膜を介して設けられ、第１分離領域との間の第１距離が、第１耐圧領域との間の第２距離よりも大きいフィールドプレートと、を備える半導体装置であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、フィールドプレートを構成要素とする寄生素子の動作を抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
第１実施形態に係る半導体装置の回路図である。
第１実施形態に係る半導体装置の平面図である。
図２のＡ－Ａ´線で切断した断面図である。
図２のＢ－Ｂ´線で切断した断面図である。
第２実施形態に係る半導体装置の平面図である。
図５のＢ－Ｂ´線で切断した断面図である。
第３実施形態に係る半導体装置の平面図である。
第４実施形態に係る半導体装置の平面図である。
第５実施形態に係る半導体装置の平面図である。
第６実施形態に係る半導体装置の平面図である。
図１０のＢ－Ｂ´線で切断した断面図である。
第７実施形態に係る半導体装置の断面図である。
第８実施形態に係る半導体装置の断面図である。
第９実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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