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公開番号2025013151
公報種別公開特許公報(A)
公開日2025-01-24
出願番号2024064216
出願日2024-04-11
発明の名称メモリチップ及びこれを含む半導体パッケージ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10B 12/00 20230101AFI20250117BHJP()
要約【課題】集積度が向上したメモリチップ及びこれを含む半導体パッケージを提供する。
【解決手段】メモリチップは、互いに垂直に配置されて電気的に連結されたセルチップ及びコア周辺チップを含む。セルチップはメモリセル層を各々含むセル領域を含む。コア周辺チップは第1方向に互いに隣接するコアグループ領域及び周辺領域を含む。コアグループ領域は第1方向に交差する第2方向に沿って一列に配置されるコア領域を含む。コア領域の各々はコア回路を含むコアバンク及びNPUを含むNPUブロックを含む。
【選択図】図3

特許請求の範囲【請求項１】
互いに垂直に配置されて電気的に連結されたセルチップ及びコア周辺（ｃｏｒｅ－ｐｅｒｉｐｈｅｒｙ）チップを含み、
前記セルチップは、メモリセル層を各々含むセル領域を含み、
前記コア周辺チップは、第１方向に互いに隣接するコアグループ領域及び周辺領域を含み、
前記コアグループ領域は、前記第１方向に交差する第２方向に沿って一列に配置されたコア領域を含み、
前記コア領域の各々は、コア回路を含むコアバンク及びＮＰＵ（ｎｅｕｒａｌｐｒｏｃｅｓｓｉｎｇｕｎｉｔ）を含むＮＰＵブロックを含むことを特徴とするメモリチップ。
続きを表示（約 860 文字）【請求項２】
前記周辺領域を基準に、前記コアバンク及び前記ＮＰＵブロックは、前記第１方向に垂直な線に対して対称に配置されたことを特徴とする請求項１に記載のメモリチップ。
【請求項３】
前記周辺領域を基準に、前記コアバンク及び前記ＮＰＵブロックは、前記第１方向に垂直な線に対して非対称に配置されたことを特徴とする請求項１に記載のメモリチップ。
【請求項４】
前記コア周辺チップは、前記第１方向を向く側面を含み、
前記コアグループ領域は、前記コア周辺チップの前記側面と前記周辺領域との間で前記第１方向に互いに隣接するコアグループ領域を含むことを特徴とする請求項１に記載のメモリチップ。
【請求項５】
前記セル領域の各々は、ＮＰＵバッファをさらに含むことを特徴とする請求項１に記載のメモリチップ。
【請求項６】
前記ＮＰＵバッファは、ＮｅｗＭｅｍｏｒｙ及びＳＲＡＭの中の少なくとも１つを含むことを特徴とする請求項５に記載のメモリチップ。
【請求項７】
前記メモリセル層は、２Ｄメモリ及び３Ｄメモリの中の少なくとも１つを含むことを特徴とする請求項１に記載のメモリチップ。
【請求項８】
前記セル領域の各々は、前記ＮＰＵブロックの各々の少なくとも一部と垂直に重畳することを特徴とする請求項１に記載のメモリチップ。
【請求項９】
前記セルチップ及び前記コア周辺チップの各々は、ＴＳＶ（ｔｈｒｏｕｇｈ－ｓｉｌｉｃｏｎｖｉａ）をさらに含み、
前記セルチップの前記ＴＳＶ及び前記コア周辺チップの前記ＴＳＶは、互いに電気的に連結されることを特徴とする請求項１に記載のメモリチップ。
【請求項１０】
前記セルチップ及び前記コア周辺チップは、これらを貫通する貫通導電パターンを通じて互いに電気的に連結されたことを特徴とする請求項１に記載のメモリチップ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリチップ及びこれを含む半導体パッケージに関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
メモリチップはその内部に多数の回路領域を含む。例えば、メモリチップはメモリ機能を果たすセル領域と、これを駆動し、データを入出力する回路が形成されたコア領域及び周辺領域を有する。一方、メモリチップを高集積化するためには、限定されたチップ領域により多くの回路を形成することが要求される。したがって、フォームファクタ（ｆｏｒｍｆａｃｔｏｒ）を減少させると同時に、向上された性能を有するメモリチップ及びこれを含む半導体パッケージを開発するための様々な研究が進行されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１１０５６４５４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、集積度が向上したメモリチップ及びこれを含む半導体パッケージを提供することにある。
また、本発明の目的は、性能が向上したメモリチップ及びこれを含む半導体パッケージを提供することにある。
【０００５】
本発明が解決しようとする課題は以上で言及した課題に限定されず、言及されないその他の課題は以下の記載から該当技術分野で通常の知識を有する者に明確に理解される。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一態様によるメモリチップは、互いに垂直に配置されて電気的に連結されたセルチップ及びコア周辺（ｃｏｒｅ－ｐｅｒｉｐｈｅｒｙ）チップを含むことができる。前記セルチップはメモリセル層を各々含むセル領域を含むことができる。前記コア周辺チップは第１方向に互いに隣接するコアグループ領域及び周辺領域を含むことができる。前記コアグループ領域は前記第１方向に交差する第２方向に沿って一列に配置されるコア領域を含むことができる。前記コア領域の各々はコア回路を含むコアバンク及びＮＰＵ（ｎｅｕｒａｌｐｒｏｃｅｓｓｉｎｇｕｎｉｔ）を含むＮＰＵブロックを含むことができる。
【０００７】
上記目的を達成するためになされた本発明の一態様による半導体パッケージは、互いに交互に積層されたセルチップ及びコア周辺チップと、前記セルチップ及びコア周辺チップを電気的に連結するＴＳＶ（ｔｈｒｏｕｇｈ－ｓｉｌｉｃｏｎｖｉａ）とを含むことができる。前記セルチップの各々はデータを格納するセル領域を含むことができる。前記コア周辺チップの各々はデータ演算を遂行するＮＰＵブロックを含むことができる。
【０００８】
上記目的を達成するためになされた本発明の一態様による半導体パッケージは、互いに垂直に積層された複数のメモリチップ、及び前記複数のメモリチップを電気的に連結するＴＳＶを含むことができる。前記複数のメモリチップの各々は互いに垂直に配置されたセルチップ及びコア周辺チップを含むことができる。前記セルチップはメモリセル層を各々含むセル領域を含むことができる。前記コア周辺チップは第１方向に互いに隣接するコアグループ領域及び周辺領域を含むことができる。前記コアグループ領域は前記第１方向に交差する第２方向に沿って一列に配置されたコア領域を含むことができる。前記コア領域の各々はコア回路を含むコアバンク及びＮＰＵを含むＮＰＵブロックを含むことができる。
【０００９】
上記目的を達成するためになされた本発明の他の態様による半導体パッケージは、パッケージ基板、パッケージ基板の上のホスト構造体、及び前記パッケージ基板上で前記ホスト構造体と水平に離隔され、前記ホスト構造体と電気的に連結されるメモリ構造体を含むことができる。前記メモリ構造体は互いに垂直に積層された複数のメモリチップを含むことができる。前記複数のメモリチップの各々は、互いに垂直に配置されて電気的に連結されたセルチップ及びコア周辺チップを含むことができる。前記セルチップはメモリセル層を各々含むセル領域を含むことができる。前記コア周辺チップは第１方向に互いに隣接するコアグループ領域及び周辺領域を含むことができる。前記コアグループ領域は前記第１方向に交差する第２方向に沿って一列に配置されるコア領域を含むことができる。前記コア領域の各々はコア回路を含むコアバンク及びＮＰＵを含むＮＰＵブロックを含むことができる。
【発明の効果】
【００１０】
本発明によれば、コア周辺チップとセルチップを互いに垂直に配置することができる。したがって、単位面積内メモリチップ及びこれを含む半導体パッケージの集積度を向上させることができる。
（【００１１】以降は省略されています）

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