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公開番号2025023824
公報種別公開特許公報(A)
公開日2025-02-17
出願番号2024114215
出願日2024-07-17
発明の名称半導体メモリ装置及びこれを含む電子システム
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10B 43/50 20230101AFI20250207BHJP()
要約【課題】電気的特性及び信頼性が改善された3次元半導体メモリ装置及びこれを含む電子システムを提供する。
【解決手段】本発明による半導体メモリ装置は、セルアレイ構造体と、周辺回路構造体と、を有し、セルアレイ構造体は、各々複数のワードラインを含む第1積層構造体、第2積層構造体、及び第3積層構造体と、第1～第3積層構造体を貫通する垂直チャンネル構造体と、第1～第3積層構造体を貫通し、第2積層構造体内の第2ワードラインの端部に提供される第2コンタクトパッドを貫通する第2セルコンタクトプラグと、を含み、第2セルコンタクトプラグは、第1積層構造体と第2積層構造体の連結部分で、その直径が不連続的に増加する第1水平突出部を含む。
【選択図】図8

特許請求の範囲【請求項１】
セルアレイ構造体と、
周辺回路構造体と、を有し、
前記セルアレイ構造体は、
各々複数のワードラインを含む第１積層構造体、第２積層構造体、及び第３積層構造体と、
前記第１～第３積層構造体を貫通する垂直チャンネル構造体と、
前記第１～第３積層構造体を貫通し、前記第２積層構造体内の第２ワードラインの端部に提供される第２コンタクトパッドを貫通する第２セルコンタクトプラグと、を含み、
前記第２セルコンタクトプラグは、前記第１積層構造体と前記第２積層構造体の連結部分で、その直径が不連続的に増加する第１水平突出部を含むことを特徴とする半導体メモリ装置。
続きを表示（約 1,100 文字）【請求項２】
前記セルアレイ構造体は、前記第１～第３積層構造体を貫通し、前記第３積層構造体内の第３ワードラインの端部に提供される第３コンタクトパッドを貫通する第３セルコンタクトプラグをさらに含み、
前記第３セルコンタクトプラグは、前記第３積層構造体と前記第２積層構造体の連結部分で、その直径が不連続的に増加する第２水平突出部を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第３セルコンタクトプラグは、前記第１積層構造体と前記第２積層構造体の連結部分で、水平突出部を含まないことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記セルアレイ構造体は、前記第１～第３積層構造体を貫通し、前記第１積層構造体内の第１ワードラインの端部に提供される第１コンタクトパッドを貫通する第１セルコンタクトプラグをさらに含み、
前記第１セルコンタクトプラグは、水平突出部を含まないことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記第２セルコンタクトプラグは、前記第１セルコンタクトプラグと前記垂直チャンネル構造体との間に配置され、
前記第３セルコンタクトプラグは、前記第２セルコンタクトプラグと前記垂直チャンネル構造体との間に配置されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記第３セルコンタクトプラグ、前記第２セルコンタクトプラグ、及び前記第１セルコンタクトプラグは、前記垂直チャンネル構造体から遠くなる方向に沿って複数回繰り返して配置されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
前記第１水平突出部は、前記第２コンタクトパッドを介して、前記周辺回路構造体と離隔されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記第１水平突出部は、前記第２コンタクトパッドと垂直に重畳することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記第２セルコンタクトプラグは、前記第２積層構造体と前記第３積層構造体の連結部分で、水平突出部を含まないことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記第２セルコンタクトプラグは、前記水平突出部に隣接する領域で第１幅を有し、
前記第１水平突出部は、第２幅を有し、
前記第２幅は、前記第１幅の１．２倍～３．０倍であることを特徴とする請求項１に記載の半導体メモリ装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は半導体メモリ装置及びこれを含む電子システムに関し、特に、ボンディングパッドを通じて互いに結合された周辺回路構造体及びセルアレイ構造体を含む半導体メモリ装置及びこれを含む電子システムに関する。
続きを表示（約 3,200 文字）【背景技術】
【０００２】
データ格納を必要とする電子システムで高容量のデータを格納することができる半導体装置が要求されている。
データ格納容量を増加させながら、消費者が要求する優れた性能及び低価格を充足させるため半導体装置の集積度を増加させることが要求されている。
２次元又は平面的の半導体装置の場合、集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。
【０００３】
しかし、パターンを微細化するためには超高価の装備が必要とするので、２次元半導体装置の集積度は増加しているが、相変わらず制限的である。
したがって、３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置が提案されている。
【先行技術文献】
【特許文献】
【０００４】
米国特許第１１，６２６，４１７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来の半導体メモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、電気的特性及び信頼性が改善された３次元半導体メモリ装置及びこれを含む電子システムを提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による半導体メモリ装置は、セルアレイ構造体と、周辺回路構造体と、を有し、前記セルアレイ構造体は、各々複数のワードラインを含む第１積層構造体、第２積層構造体、及び第３積層構造体と、前記第１～第３積層構造体を貫通する垂直チャンネル構造体と、前記第１～第３積層構造体を貫通し、前記第２積層構造体内の第２ワードラインの端部に提供される第２コンタクトパッドを貫通する第２セルコンタクトプラグと、を含み、前記第２セルコンタクトプラグは、前記第１積層構造体と前記第２積層構造体の連結部分で、その直径が不連続的に増加する第１水平突出部を含むことを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体メモリ装置は、周辺回路構造体と、前記周辺回路構造体上のセルアレイ構造体と、を有し、前記セルアレイ構造体は、半導体層と、前記半導体層と前記周辺回路構造体との間に提供され、各々複数のワードラインを含む第１積層構造体、第２積層構造体、及び第３積層構造体と、前記第１～第３積層構造体を貫通する垂直チャンネル構造体と、前記第１～第３積層構造体を貫通し、前記第１積層構造体内の第１ワードラインの端部に提供される第１コンタクトパッドと連結される第１セルコンタクトプラグと、前記第１～第３積層構造体を貫通し、前記第２積層構造体内の第２ワードラインの端部に提供される第２コンタクトパッドと連結される第２セルコンタクトプラグと、前記第１～第３積層構造体を貫通し、前記第３積層構造体内の第３ワードラインの端部に提供された第３コンタクトパッドと連結される第３セルコンタクトプラグと、を含み、前記第２セルコンタクトプラグは、前記第１積層構造体と前記第２積層構造体の連結部分で、その直径が不連続的に増加する第１水平突出部を含むことを特徴とする。
【０００８】
上記目的を達成するためになされた本発明による電子システムは、周辺回路構造体と、前記周辺回路構造体上に提供され、セルアレイ領域及びセルアレイコンタクト領域を含むセルアレイ構造体と、を含む３次元半導体メモリ装置と、入出力パッドを通じて前記３次元半導体メモリ装置と電気的に接続され、前記３次元半導体メモリ装置を制御するコントローラと、を有し、前記セルアレイ構造体は、各々複数のワードラインを含む第１積層構造体、第２積層構造体、及び第３積層構造体と、前記第１～第３積層構造体を貫通する垂直チャンネル構造体と、前記第１～第３積層構造体を貫通し、前記第２積層構造体内の第２ワードラインの端部に提供された第２コンタクトパッドを貫通する第２セルコンタクトプラグと、を含み、前記第２セルコンタクトプラグは、前記第１積層構造体と前記第２積層構造体の連結部分、でその直径が不連続的に増加する第１水平突出部を含むことを特徴とする。
【発明の効果】
【０００９】
本発明に係る半導体メモリ装置及びこれを含む電子システムによれば、水平突出部を含むコンタクトプラグによってコンタクトプラグと隣接ワードラインとの間の漏洩電流及びショートを防止することができる。
また、水平突出部はコンタクトパッドと半導体層との間に配置される積層構造体の界面の中で最も近い界面のみに配置されることができるので、工程を単純化することができ、集積度を高めることができる。
【図面の簡単な説明】
【００１０】
本発明の実施形態による３次元半導体メモリ装置を含む電子システムの概略構成を示すブロック図である。
本発明の実施形態による３次元半導体メモリ装置を含む電子システムの概略構成を示す斜視図である。
本発明の実施形態による３次元半導体メモリ装置を含む半導体パッケージを説明するための断面図であって、図２のＩ－Ｉ’線に沿って切断した断面図である。
本発明の実施形態による３次元半導体メモリ装置を含む半導体パッケージを説明するための断面図であって、図２のＩＩ－ＩＩ’線に沿って切断した断面図である。
本発明の実施形態による３次元半導体メモリ装置を説明するための平面図であって、図８のＬＶ１を基準とする平面図である。
本発明の実施形態による３次元半導体メモリ装置を説明するための平面図であって、図８のＬＶ２を基準とする平面図である。
本発明の実施形態による３次元半導体メモリ装置を説明するための平面図であって、図８のＬＶ３を基準とする平面図である。
本発明の実施形態による３次元半導体メモリ装置を説明するための断面図であって、図５のＩ－Ｉ’線に沿って切断した断面図である。
図８のＺＲ領域の拡大図である。
図８のＲ領域の拡大図である。
本発明の実施形態による３次元半導体メモリ装置の製造方法を説明するための断面図であって、図５のＩ－Ｉ’線に沿って切断した断面図である。
図１１のＱ１領域の拡大図である。
図１１のＱ１領域の拡大図である。
図１１のＱ１領域の拡大図である。
本発明の実施形態による３次元半導体メモリ装置の製造方法を説明するための断面図であって、図５のＩ－Ｉ’線に沿って切断した断面図である。
本発明の実施形態による３次元半導体メモリ装置の製造方法を説明するための断面図であって、図５のＩ－Ｉ’線に沿って切断した断面図である。
本発明の実施形態による３次元半導体メモリ装置の製造方法を説明するための断面図であって、図５のＩ－Ｉ’線に沿って切断した断面図である。
本発明の実施形態による３次元半導体メモリ装置の製造方法を説明するための図面であって、図５のＩ－Ｉ’線に沿う断面図である。
図１８のＱ２領域の拡大図である。
図１８のＱ２領域の拡大図である。
図１８のＱ２領域の拡大図である。
図１８のＱ２領域の拡大図である。
本発明の実施形態による３次元半導体メモリ装置の製造方法を説明するための断面図であって、図５のＩ－Ｉ’線に沿って切断した断面図である。
本発明の実施形態による３次元半導体メモリ装置の製造方法を説明するための断面図であって、図５のＩ－Ｉ’線に沿って切断した断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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