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公開番号2025022749
公報種別公開特許公報(A)
公開日2025-02-14
出願番号2024089851
出願日2024-06-03
発明の名称3次元半導体メモリ装置及びこれを含む電子システム
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H10B 43/27 20230101AFI20250206BHJP()
要約【課題】データ消去動作速度が向上された3次元半導体メモリ装置及びこれを含む電子システムを提供する。
【解決手段】3次元半導体メモリ装置は、周辺基板の上の周辺回路構造体、前記周辺回路構造体上で積層された複数のゲート電極を含む積層構造体、前記積層構造体上のNドーピングパターン、前記積層構造体を貫通し、前記Nドーピングパターンの内部に延びる垂直構造体、前記Nドーピングパターン上のPドーピングパターン、及び前記Nドーピングパターンと前記Pドーピングパターンとの間の非ドーピングパターンを含む。前記Pドーピングパターンは前記非ドーピングパターン上のPドーピング水平パターン及び前記非ドーピングパターン及び前記Nドーピングパターンを貫通して前記垂直構造体に接するPドーピング垂直パターンを含む。
【選択図】図6
特許請求の範囲【請求項１】
周辺基板の上の周辺回路構造体と、
前記周辺回路構造体上で積層された複数のゲート電極を含む積層構造体と、
前記積層構造体上のＮドーピングパターンと、
前記積層構造体を貫通し、前記Ｎドーピングパターンの内部に延びる垂直構造体と、
前記Ｎドーピングパターン上のＰドーピングパターンと、
前記Ｎドーピングパターンと前記Ｐドーピングパターンとの間の非ドーピングパターンと、を含み、
前記Ｐドーピングパターンは、前記非ドーピングパターン上のＰドーピング水平パターン及び前記非ドーピングパターン及び前記Ｎドーピングパターンを貫通して前記垂直構造体に接するＰドーピング垂直パターンを含む３次元半導体メモリ装置。
続きを表示（約 860 文字）【請求項２】
前記非ドーピングパターンは、前記Ｐドーピング水平パターンと前記Ｎドーピングパターンを垂直方向に離隔させる請求項１に記載の３次元半導体メモリ装置。
【請求項３】
前記非ドーピングパターンは、前記Ｎドーピングパターンの上面を覆う請求項１に記載の３次元半導体メモリ装置。
【請求項４】
前記積層構造体は、水平方向に離隔された複数の積層構造体を含み、
前記複数の積層構造体を離隔させ、前記Ｎドーピングパターンの内部に延びる分離構造体をさらに含む請求項１に記載の３次元半導体メモリ装置。
【請求項５】
前記分離構造体は、前記Ｎドーピングパターンに電気的に連結される金属コンタクト及び前記金属コンタクトと前記積層構造体との間の分離絶縁パターンを含む請求項４に記載の３次元半導体メモリ装置。
【請求項６】
前記Ｐドーピングパターン及び前記非ドーピングパターンを貫通し、前記Ｎドーピングパターンの内部に延びる金属コンタクトをさらに含む請求項１に記載の３次元半導体メモリ装置。
【請求項７】
前記Ｎドーピングパターンのドーピング濃度は、下に行くほど、連続的に又は不連続的に増加する請求項１に記載の３次元半導体メモリ装置。
【請求項８】
前記Ｐドーピング水平パターンのドーピング濃度は、下に行くほど、連続的に又は不連続的に減少する請求項１に記載の３次元半導体メモリ装置。
【請求項９】
前記Ｐドーピング垂直パターンの上部は、前記非ドーピングパターンに囲まれ、下部は、前記Ｎドーピングパターンに囲まれる請求項１に記載の３次元半導体メモリ装置。
【請求項１０】
平面視において、前記Ｐドーピング垂直パターンの前記上部のドーピング濃度は、前記非ドーピングパターンに隣接するほど、連続的に又は不連続的に減少する請求項９に記載の３次元半導体メモリ装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は３次元半導体メモリ装置及びこれを含む電子システムに関し、より具体的にボンディングパッドを通じて互いに結合された周辺回路構造体及びセルアレイ構造体を含む３次元半導体メモリ装置及びこれを含む電子システムに関するものである。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
データ格納を必要とする電子システムで高容量のデータを格納することができる半導体装置が要求されている。データ格納容量を増加させつつ、消費者が要求する優れた性能及び低価格を充足させるため半導体装置の集積度を増加させることが要求されている。２次元又は平面的の半導体装置の場合、集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンを微細化するためには超高価の装備を必要とするので、２次元半導体装置の集積度は増加しているが、相変わらず制限的である。したがって、３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２３／０００８５３９Ａ１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が達成しようとする一技術的課題はデータ消去動作速度が向上された３次元半導体メモリ装置及びこれを含む電子システムを提供することにある。
【０００５】
本発明が達成しようとする他の技術的課題は電気的特性及び信頼性が向上された３次元半導体メモリ装置及びこれを含む電子システムを提供することにある。
【０００６】
本発明が解決しようとする課題は以上で言及された課題に制限されず、言及されないその他の課題が下の記載から該当技術分野で通常の知識を有する者に明確に理解されることになる。
【課題を解決するための手段】
【０００７】
本発明による３次元半導体メモリ装置は、周辺基板の上の周辺回路構造体、前記周辺回路構造体上で積層された複数のゲート電極を含む積層構造体、前記積層構造体上のＮドーピングパターン、前記積層構造体を貫通し、前記Ｎドーピングパターンの内部に延びる垂直構造体、前記Ｎドーピングパターン上のＰドーピングパターン、及び前記Ｎドーピングパターンと前記Ｐドーピングパターンとの間の非ドーピングパターンを含むことができる。前記Ｐドーピングパターンは前記非ドーピングパターン上のＰドーピング水平パターン及び前記非ドーピングパターン及び前記Ｎドーピングパターンを貫通して前記垂直構造体に接するＰドーピング垂直パターンを含むことができる。
【０００８】
本発明による３次元半導体メモリ装置は、周辺基板の上の周辺回路構造体、前記周辺回路構造体上で積層された複数のゲート電極を含む積層構造体、前記積層構造体上のＮドーピングパターン、前記積層構造体を貫通し、前記Ｎドーピングパターンの内部に延びる垂直構造体、前記Ｎドーピングパターン上の非ドーピングパターン、前記非ドーピングパターン及び前記Ｎドーピングパターンを貫通して前記垂直構造体に接するＰドーピングパターン、前記Ｎドーピングパターンに電気的に連結される金属コンタクト、及び前記Ｐドーピングパターンに電気的に連結されるＰコンタクトプラグを含むことができる。
【０００９】
本発明による電子システムは、３次元半導体メモリ装置、及び入出力パッドを通じて前記３次元半導体メモリ装置と電気的に連結され、前記３次元半導体メモリ装置を制御するコントローラを含むことができる。前記３次元半導体メモリ装置は、周辺基板の上の周辺回路構造体、前記周辺回路構造体上で積層された複数のゲート電極を含む積層構造体、前記積層構造体上のＮドーピングパターン、前記積層構造体を貫通し、前記Ｎドーピングパターンの内部に延びる垂直構造体、前記Ｎドーピングパターン上のＰドーピングパターン、及び前記Ｎドーピングパターンと前記Ｐドーピングパターンとの間の非ドーピングパターンを含むことができる。前記Ｐドーピングパターンは前記非ドーピングパターン上のＰドーピング水平パターン及び前記非ドーピングパターン及び前記Ｎドーピングパターンを貫通して前記垂直構造体に接するＰドーピング垂直パターンを含むことができる。
【００１０】
本発明による３次元半導体メモリ装置は、周辺基板の上の周辺回路構造体、前記周辺回路構造体上で交互に積層された複数のゲート電極及び複数の層間絶縁膜を含む積層構造体、前記積層構造体を貫通する垂直構造体、及び前記積層構造体を覆うＰドーピングパターンを含むことができる。前記垂直構造体は前記複数のゲート電極の中で最上層のゲート電極を貫通するヘッド構造体及び前記ヘッド構造体下の貫通構造体を含むことができる。前記Ｐドーピングパターンは前記ヘッド構造体の内部に突出されることができる。
【発明の効果】
（【００１１】以降は省略されています）

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