特許ウォッチ

公開番号2025019000
公報種別公開特許公報(A)
公開日2025-02-06
出願番号2024118376
出願日2024-07-24
発明の名称半導体装置
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H10D 84/83 20250101AFI20250130BHJP()
要約【課題】電気的特性及び信頼性が向上した半導体装置を提供する。
【解決手段】半導体装置100は、基板101、基板上の活性領域105、第1幅を有する第1活性パターン、第1幅より小さい第2幅を有する第2活性パターン及び第1活性パターンと第2活性パターンを連結する切換活性パターンを含み、活性領域上の夫々のゲート構造物160によって取り囲まれる複数個のセットのチャネル層140、第1、第2ソース/ドレイン領域150A、150B及び転換ソース/ドレイン領域150Tを含む。ソース/ドレイン領域の夫々は、活性領域上に配置され、第1エピタキシャル層151及び第2エピタキシャル層152を含み、転換ソース/ドレイン領域の第1エピタキシャル層は、X方向に第1転換側壁厚さTt1を有する第1側壁と、第1転換側壁厚さより小さく、X方向に第2転換側壁厚さTt2を有する第2側壁と、を有する。
【選択図】図2a
特許請求の範囲【請求項１】
基板と、
前記基板上の活性領域と、前記活性領域は、
前記基板上において第１方向に延長し、前記基板の下面上の第３垂直方向に第１高さで前記第１方向と垂直な第２方向に第１幅を有する第１活性パターンと、
前記第１方向に延長し、前記第１高さで前記第２方向に前記第１幅より小さい第２幅を有する第２活性パターンと、
前記第１方向に延長し、前記第１活性パターンと前記第２活性パターンとを連結する切換活性パターンとを含み、
前記基板上において前記活性領域と交差して前記第２方向に延長するゲート構造物と、
前記第１方向に延長し前記活性領域から連続的に配置され、前記基板の上面と垂直な第３方向に互いに離隔して配置し、前記活性領域上のそれぞれの前記ゲート構造物によって取り囲まれるチャネル層を含む各セットを含む複数個のセットのチャネル層と、
前記ゲート構造物の側面上に配置され、前記第１活性パターン上に配置される第１ソース／ドレイン領域、前記第２活性パターン上に配置される第２ソース／ドレイン領域、及び前記切換活性パターン上に配置される転換ソース／ドレイン領域を含むソース／ドレイン領域を含み、
前記活性領域は、前記第１方向に延長する前記活性領域の中心軸を基準として前記第２方向に対称であり、
前記ソース／ドレイン領域のそれぞれは、前記活性領域上に配置され、前記複数個のセットチャネル層の第１セット及び前記複数個のセットチャネル層の第２セット上に配置され延長する第１エピタキシャル層及び前記第１エピタキシャル層上に配置される第２エピタキシャル層を含み、
前記第３方向に前記基板の底面上の第２高さにおいて、前記第１ソース／ドレイン領域の前記第１エピタキシャル層の前記第１方向に沿った第１側壁厚さは、前記第２ソース／ドレイン領域の前記第１エピタキシャル層の前記第１方向に沿った第２側壁厚さより大きく、
前記第２高さにおいて、前記転換ソース／ドレイン領域の前記第１エピタキシャル層は、前記第１方向に第１転換側壁厚さを有する第１側壁及び前記第１転換側壁厚さより小さく、前記第１方向に第２転換側壁厚さを有する第２側壁を有する、半導体装置。
続きを表示（約 1,200 文字）【請求項２】
前記第１側壁厚さは、前記第２高さにおいて前記第１転換側壁厚さと同一であり、
前記第２側壁厚さは、前記第２高さにおいて前記第２転換側壁厚さと同一である、請求項１に記載の半導体装置。
【請求項３】
前記第１方向に沿った断面において、
前記第３方向に、前記転換ソース／ドレイン領域の前記第１エピタキシャル層の最下端から前記転換ソース／ドレイン領域の前記第２エピタキシャル層の最下端までの厚さは、前記第３方向に、前記第１ソース／ドレイン領域の前記第１エピタキシャル層の最下端から前記第１ソース／ドレイン領域の前記第２エピタキシャル層の最下端までの厚さより大きく、前記第３方向に、前記第２ソース／ドレイン領域の前記第１エピタキシャル層の最下端から前記第２ソース／ドレイン領域の前記第２エピタキシャル層の最下端までの厚さより小さい、請求項１に記載の半導体装置。
【請求項４】
前記第１方向に沿った断面において、
前記転換ソース／ドレイン領域の前記第２エピタキシャル層の最下端の垂直レベルは、前記第１ソース／ドレイン領域の前記第２エピタキシャル層の最下端の垂直レベルより高く、前記第２ソース／ドレイン領域の前記第２エピタキシャル層の最下端の垂直レベルより低い、請求項１に記載の半導体装置。
【請求項５】
前記転換ソース／ドレイン領域の前記第２エピタキシャル層は、前記ゲート構造物のゲート電極及びゲート誘電層と離隔して配置される、請求項１に記載の半導体装置。
【請求項６】
前記第１高さにおいて、前記第１活性パターン及び前記第２活性パターンは前記第２方向においてそれぞれ一定の幅を有し、
前記第１高さにおいて、前記切換活性パターンの前記第２方向への幅は、前記第１方向に沿って次第に増加するか減少する、請求項１に記載の半導体装置。
【請求項７】
前記第２高さにおいて、前記転換ソース／ドレイン領域の前記第２エピタキシャル層の前記第１方向に沿った幅は、前記第１ソース／ドレイン領域の前記第２エピタキシャル層の前記第１方向に沿った幅より大きく、前記第２ソース／ドレイン領域の前記第２エピタキシャル層の前記第１方向に沿った幅より小さい、請求項１に記載の半導体装置。
【請求項８】
平面図上において、前記第１エピタキシャル層及び前記第２エピタキシャル層のうち少なくとも一部の外側面は、結晶面に沿ったファセット（ｆａｃｅｔ）である、請求項１に記載の半導体装置。
【請求項９】
前記ソース／ドレイン領域のそれぞれは、前記ソース／ドレイン領域の一部を貫通して前記ソース／ドレイン領域に連結されるコンタクトプラグをさらに含む、請求項１に記載の半導体装置。
【請求項１０】
前記第１方向に沿った前記ゲート構造物のそれぞれの両側に配置される内部スペーサ層をさらに含む、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 4,600 文字）【背景技術】
【０００２】
半導体装置に対して、高性能、高速化及び／または多機能化などの要求が増加しながら、半導体装置の集積度が増加している。半導体装置の高集積化の傾向により、微細パターンの半導体装置を製造するにあたって、微細な幅または微細な離隔距離を有するパターンを実現することが要求される。また、平面状（ｐｌａｎａｒ）ＭＯＳＦＥＴ（ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒＦＥＴ）のサイズ縮小による動作特性の限界を克服するために、３次元構造のチャネルを備えるＦｉｎＦＥＴを含む半導体装置を開発するための努力が進行されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が達成しようとする技術的課題の一つは、信頼性が向上した半導体装置を提供することである。
【課題を解決するための手段】
【０００４】
例示的な実施形態による半導体装置は、基板と、上記基板上の活性領域と、上記活性領域は、上記基板上において第１方向（第１水平方向）に延長し、上記基板の下面上の第３垂直方向に第１高さで上記第１方向と垂直な第２方向（第２水平方向）に第１幅を有する第１活性パターンと、上記第１方向に延長し、上記第１高さで上記第２方向に上記第１幅より小さい第２幅を有する第２活性パターンと、上記第１方向に延長し、上記第１活性パターンと上記第２活性パターンとを連結する切換活性パターンとを含み、上記基板上において上記活性領域と交差して上記第２方向に延長するゲート構造物と、上記第１方向に延長し上記活性領域から連続的に配置され、上記基板の上面と垂直な第３方向に互いに離隔して配置し、上記活性領域上のそれぞれのゲート構造物によって取り囲まれるチャネル層を含む各セットを含む複数個のセットのチャネル層と、上記ゲート構造物の側面上に配置され、上記第１活性パターン上に配置される第１ソース／ドレイン領域、上記第２活性パターン上に配置される第２ソース／ドレイン領域、及び上記切換活性パターン上に配置される転換ソース／ドレイン領域を含むソース／ドレイン領域を含み、上記活性領域は、上記第１方向に延長する上記活性領域の中心軸を基準として上記第２方向に対称であり、上記ソース／ドレイン領域のそれぞれは、上記活性領域上に配置され、上記複数個のセットチャネル層のうち第１セット及び第２セット上に配置され延長する第１エピタキシャル層及び上記第１エピタキシャル層上に配置される第２エピタキシャル層を含み、上記第３方向に上記基板の底面上の第２高さにおいて、上記第１ソース／ドレイン領域の上記第１エピタキシャル層の上記第１方向に沿った第１側壁厚さは、上記第２ソース／ドレイン領域の上記第１エピタキシャル層の上記第１方向に沿った第２側壁厚さより大きく、上記第２高さにおいて、上記転換ソース／ドレイン領域の上記第１エピタキシャル層は、上記第１方向に第１転換側壁厚さを有する第１側壁及び上記第１転換側壁厚さより小さく、上記第１方向に第２転換側壁厚さを有する第２側壁を有することができる。
【０００５】
例示的な実施形態による半導体装置は、基板と、上記基板上において第１方向に延長し、上記基板の下面上の垂直方向に第１高さで第２方向に第１幅を有する第１活性パターン、上記第２方向に上記第１幅と異なる第２幅を有する第２活性パターン、及び上記第１活性パターンと上記第２活性パターンとを連結する切換活性パターンを含む活性領域と、上記基板上において上記活性領域と交差し、第２方向に延長するそれぞれのゲート構造物を含むゲート構造物と、上記ゲート構造物の側面上に配置され、上記第１活性パターン上に配置される第１ソース／ドレイン領域、上記第２活性パターン上に配置される第２ソース／ドレイン領域、及び上記切換活性パターン上に配置される転換ソース／ドレイン領域を含むソース／ドレイン領域を含み、上記ソース／ドレイン領域のそれぞれは、上記活性領域上に配置され、リセスされた上部面を有する第１エピタキシャル層及び上記第１エピタキシャル層上に配置される第２エピタキシャル層を含み、上記垂直方向に上記基板の底面上の第２高さにおいて、上記第１ソース／ドレイン領域の上記第１エピタキシャル層の上記第１方向に沿った第１側壁厚さは、上記第２ソース／ドレイン領域の上記第１エピタキシャル層の上記第１方向に沿った第２側壁厚さと異なり、上記第２高さにおいて、上記転換ソース／ドレイン領域の上記第１エピタキシャル層の対向する側壁の上記第１方向に沿った厚さは互いに異なり、上記第１ソース／ドレイン領域の上記第２エピタキシャル層の最下端の垂直レベル、上記第２ソース／ドレイン領域の上記第２エピタキシャル層の最下端の垂直レベル、及び上記転換ソース／ドレイン領域の上記第２エピタキシャル層の最下端の垂直レベルは互いに異なることができる。
【０００６】
例示的な実施形態による半導体装置は、基板と、上記基板上において第１方向に延長され、上記第１方向と交差する第２方向に第１幅を有する第１活性パターン、上記第２方向に上記第１幅より小さい第２幅を有する第２活性パターン、及び上記第１活性パターンと上記第２活性パターンとを連結する切換活性パターンを含む活性領域と、上記基板上において上記活性領域と交差して上記第２方向に延長するゲート構造物と、上記第１方向に延長し上記活性領域から連続的に配置され、上記基板の上面と垂直な第３方向に互いに離隔して配置し、上記活性領域上のそれぞれのゲート構造物によって取り囲まれるチャネル層を含む各セットを含む複数個のセットのチャネル層、上記複数個のセットのチャネル層のそれぞれは、上記第１方向に互いに離隔して配列され、上記第１方向に互いに隣接する上記ゲート構造物の間に配置され、上記第１活性パターン上に配置される第１ソース／ドレイン領域、上記第２活性パターン上に配置される第２ソース／ドレイン領域、及び上記切換活性パターン上に配置される転換ソース／ドレイン領域を含むソース／ドレイン領域を含み、上記ソース／ドレイン領域のそれぞれは、上記活性領域上に配置され、隣接する上記複数個のセットのチャネル層の間に配置される第１エピタキシャル層及び上記第１エピタキシャル層上に配置される第２エピタキシャル層を含み、上記基板の底面上の第１垂直高さにおいて、上記転換ソース／ドレイン領域は、上記転換ソース／ドレイン領域の上記第１エピタキシャル層の上記第１方向に沿った第１転換側壁厚さ及び上記第１転換側壁厚さより小さい第２転換側壁厚さを有し、上記転換ソース／ドレイン領域の上記第２エピタキシャル層の最下端の垂直レベルは、上記第１ソース／ドレイン領域の上記第２エピタキシャル層の最下端の垂直レベルより高く、上記第２ソース／ドレイン領域の上記第２エピタキシャル層の最下端の垂直レベルより低いことができる。
【発明の効果】
【０００７】
幅が異なる第１活性パターンと第２活性パターンとを連結する切換活性パターン上に転換ソース／ドレイン領域を配置し、転換ソース／ドレイン領域の第１エピタキシャル層の側壁が互いに異なる厚さを有する構造及び活性領域の対称構造により、第２エピタキシャル層とゲート構造物との接触を防止して、電気的特性及び信頼性が向上した半導体装置が提供され得る。
【０００８】
本発明の多様でかつ有益な長所と効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解され得るであろう。
【図面の簡単な説明】
【０００９】
例示的な実施形態による半導体装置を示す平面図である。
例示的な実施形態による半導体装置を示す断面図である。
例示的な実施形態による半導体装置を示す断面図である。
例示的な実施形態による半導体装置を示す断面図である。
例示的な実施形態による半導体装置を示す平面図である。
例示的な実施形態による半導体装置を示す平面図である。
例示的な実施形態による半導体装置を示す平面図である。
例示的な実施形態による半導体装置を示す平面図である。
例示的な実施形態による半導体装置を示す断面図である。
例示的な実施形態による半導体装置を示す平面図である。
例示的な実施形態による半導体装置を示す断面図である。
例示的な実施形態による半導体装置を示す平面図である。
例示的な実施形態による半導体装置の製造方法を説明するために工程順序によって示す図面である。
例示的な実施形態による半導体装置の製造方法を説明するために工程順序によって示す図面である。
例示的な実施形態による半導体装置の製造方法を説明するために工程順序によって示す図面である。
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【発明を実施するための形態】
【００１０】
以下、添付された図面を参照して、本発明の実施形態を下記のように説明する。以下において、「上」、「上部」、「上面」、「下」、「下部」、「下面」、「側面」などの用語は、図面符号で表記して別途指称される場合を除いて、図面を基準として指称するものと理解され得る。
（【００１１】以降は省略されています）

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