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公開番号2025036257
公報種別公開特許公報(A)
公開日2025-03-14
出願番号2024144467
出願日2024-08-26
発明の名称半導体パッケージ及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 23/12 20060101AFI20250306BHJP(基本的電気素子)
要約【課題】微細化した半導体パッケージ及びその製造方法を提供する。
【解決手段】半導体パッケージ1は、下部絶縁層310を含む下部パッケージ基板300と、下部パッケージ基板上に実装された半導体チップ200と、半導体チップから側方に離隔して下部パッケージ基板上に配置され、コア絶縁層110、コア配線層121、コア絶縁層を貫通し、コア層の上下面を電気的に連結するコアビア122を含むコア層100と、半導体チップを取り囲み、コア層の上部を覆う封止材130と、第1上部絶縁層411A及び第1上部絶縁層に配置された第1上部再配線パターン420を含み、封止材上に配置される第1上部再配線層RDL1並びに第1上部絶縁層の上部に配置された第2上部絶縁層412及び第2上部絶縁層に配置された第2上部再配線パターン430を含む第2上部再配線層RDL2を含む上部パッケージ基板400と、を含む。
【選択図】図1
特許請求の範囲【請求項１】
下部絶縁層を含む下部パッケージ基板と、
前記下部パッケージ基板上に実装された第１半導体装置と、
前記第１半導体装置から側方に離隔して前記下部パッケージ基板上に配置され、コア基板、前記コア基板を貫通するコアビア、及び前記コアビアを連結するコアパターンを含むコア層と、
前記第１半導体装置を取り囲み、前記コア層の上部を覆う封止材と、
第１上部絶縁層、前記第１上部絶縁層に配置された第１上部再配線パターンを含み、前記封止材上に配置される第１上部再配線層、及び前記第１上部絶縁層の上部に配置された第２上部絶縁層、前記第２上部絶縁層に配置された第２上部再配線パターンを含む第２上部再配線層を含む上部パッケージ基板と、を含み、
前記第１上部再配線パターンが含む第１微細パターンの第１線幅は前記第２上部再配線パターンが含む第２微細パターンの対応する第２線幅と同一であるか、それよりも大きく、
前記第１上部再配線パターンが含む第１微細パターンの第１線間隔は前記第２上部再配線パターンが含む第２微細パターンの対応する第２線間隔と同一であるか、それよりも大きいことを特徴とする半導体パッケージ。
続きを表示（約 1,200 文字）【請求項２】
前記第１上部再配線パターンは、前記第１上部絶縁層を貫通する第１上部ビアパターン、及び前記第１上部絶縁層上に配置されて前記第１上部ビアパターンと電気的に連結された第１上部ラインパターンを含み、
前記第１上部ビアパターンは、それぞれ前記第１上部絶縁層及び前記封止材を貫通し、前記第１上部ビアパターンそれぞれの側面の少なくとも一部に前記第１上部絶縁層及び前記封止材がそれぞれ接触することを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記第２上部再配線パターンは、前記第２上部絶縁層を貫通する第２上部ビアパターン、及び前記第２上部絶縁層上に配置されて前記第２上部ビアパターンと電気的に連結された第２上部ラインパターンを含み、
前記第１上部ビアパターン及び前記第２上部ビアパターンは、前記下部パッケージ基板から遠くなるほど水平幅が増加するテーパ形状を有することを特徴とする請求項２に記載の半導体パッケージ。
【請求項４】
前記第１上部ビアパターン及び前記第２上部ビアパターンは、スタック（ｓｔａｃｋ）ビアまたはスタッガード（ｓｔａｇｇｅｒｅｄ）ビアであることを特徴とする請求項３に記載の半導体パッケージ。
【請求項５】
前記第１上部絶縁層は、ビルドアップ材料を含み、前記第２上部絶縁層は、ＰＩＤ（ＰｈｏｔｏＩｍａｇｅ－ａｂｌｅＤｉｅｌｅｃｔｒｉｃ）を含むことを特徴とする請求項４に記載の半導体パッケージ。
【請求項６】
前記第１線幅は、５μｍ以上１０μｍ以下であり、前記第１線間隔は、５μｍ以上１３μｍ以下であり、
前記第２線幅は、３μｍ以上９μｍ以下であり、前記第２線間隔は、３μｍ以上１２μｍ以下であることを特徴とする請求項５に記載の半導体パッケージ。
【請求項７】
前記第１上部絶縁層及び前記封止材は、同じ物質を含むことを特徴とする請求項６に記載の半導体パッケージ。
【請求項８】
前記下部絶縁層を構成する物質と前記第２上部絶縁層とをなす物質が同一であり、前記下部絶縁層及び前記第２上部絶縁層は、ＰＩＤを含むことを特徴とする請求項３に記載の半導体パッケージ。
【請求項９】
前記第１上部絶縁層及び前記封止材を構成する物質が互いに同じではなく、前記第１上部絶縁層及び前記第２上部絶縁層は、同じ物質を含むことを特徴とする請求項３に記載の半導体パッケージ。
【請求項１０】
前記封止材は、ビルドアップ材料を含み、前記第１上部絶縁層及び前記第２上部絶縁層は、ＰＩＤ（ＰｈｏｔｏＩｍａｇｅ－ａｂｌｅＤｉｅｌｅｃｔｒｉｃ）を含むことを特徴とする請求項９に記載の半導体パッケージ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージ及びその製造方法に関し、より詳細には、パネルレベル半導体パッケージ及びその製造方法に関する。
続きを表示（約 4,800 文字）【背景技術】
【０００２】
電子製品市場は、携帯用装置の需要が急増しており、これにより、これら電子製品に実装される電子部品の小型化及び軽量化が持続的に要求されている。電子部品の小型化及び軽量化のために、それに搭載される半導体パッケージは、その体積が次第に小さくなりつつも、大容量のデータ処理が要求されている。最近、パネルレベルで半導体パッケージ工程を遂行し、半導体パッケージ工程を経たパネルレベルの半導体構造物を個別パッケージに分離するパネルレベルパッケージ（ＰＬＰ）技術が提案された。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、上部パッケージ基板の再配線パターンに含まれる微細パターンの線幅をさらに微細化した半導体パッケージを提供することにある。
本発明の技術的思想が解決しようとする課題は、上述した課題に限定されず、言及されていないさらに他の課題は、後述する記載から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【０００４】
上記目的を達成するためになされた本発明の一態様による半導体パッケージは、下部絶縁層を含む下部パッケージ基板と、前記下部パッケージ基板上に実装された第１半導体装置と、前記第１半導体装置から側方に離隔して前記下部パッケージ基板上に配置され、コア基板、前記コア基板を貫通するコアビア、及び前記コアビアを連結するコアパターンを含むコア層と、前記第１半導体装置を取り囲み、前記コア層の上部を覆う封止材と、第１上部絶縁層、前記第１上部絶縁層に配置された第１上部再配線パターンを含み、前記封止材上に配置される第１上部再配線層、及び前記第１上部絶縁層の上部に配置された第２上部絶縁層、前記第２上部絶縁層に配置された第２上部再配線パターンを含む第２上部再配線層を含む上部パッケージ基板と、を含み、前記第１上部再配線パターンが含む第１微細パターンの第１線幅及び第１線間隔は、前記第２上部再配線パターンが含む第２微細パターンの対応する第２線幅及び第２線間隔と同一であるか、それよりも大きいことを特徴とする。
【０００５】
上記目的を達成するためになされた本発明の一態様による半導体パッケージの製造方法は、下部パッケージ基板、前記下部パッケージ基板上に実装された第１半導体装置、前記下部パッケージ基板上に実装され、前記第１半導体装置から側方に離隔したコア層、及び前記下部パッケージ基板上で前記第１半導体装置の周囲を取り囲み、前記コア層上に介在する封止材を含む第１工程構造体を形成する段階と、前記第１工程構造体の前記封止材上に第１上部絶縁層、及び前記第１上部絶縁層に備えられた第１上部再配線パターンを含む第１上部再配線層を形成する段階と、前記第１上部再配線層上に第２上部絶縁層、及び前記第２上部絶縁層に備えられた第２上部再配線パターンを含む第２上部再配線層を形成する段階と、を含み、前記第１上部再配線層を形成する段階は、前記封止材上に前記第１上部絶縁層を形成する段階と、前記第１上部絶縁層を貫通し、前記封止材の一部がリセスされて前記コア層の一部を露出させる複数の第１上部ビアホールを形成する段階と、前記複数の第１上部ビアホールを有する前記第１上部絶縁層上に第１シード層を形成する段階と、前記コア層と電気的に連結されるように、前記複数の第１上部ビアホールに第１上部ビアパターンを形成し、前記第１上部ビアパターン上に第１上部ラインパターンを形成する段階を含み、前記第２上部再配線層を形成する段階は、前記第１上部再配線層上に第２上部絶縁層を形成する段階と、前記第２上部絶縁層を貫通する複数の第２上部ビアホールを形成する段階と、前記複数の第２上部ビアホールを有する前記第２上部絶縁層上に第２シード層を形成する段階と、前記第２シード層が形成された前記第２上部絶縁層上にメッキ用レジスト層を形成する段階と、前記複数の第２上部ビアホールに第２上部ビアパターンを形成し、前記第２上部ビアパターン上に第２上部ラインパターンを形成する段階と、を含み、前記第１上部絶縁層が含む物質と前記第２上部絶縁層の含む物質とが互いに異なり、前記第１上部再配線パターンが含む第１微細パターンの第１線幅及び第１線間隔が、前記第２上部再配線パターンが含む第２微細パターンの対応する第２線幅及び第２線間隔と同一であるか、それよりも大きくなるように、前記第１上部再配線パターン及び前記第２上部再配線パターンが形成され、前記第１シード層は、無電解メッキにより形成され、前記第２シード層は、スパッタ工程により形成されることを特徴とする。
【０００６】
上記目的を達成するためになされた本発明の他の態様による半導体パッケージの製造方法は、下部パッケージ基板、前記下部パッケージ基板上に実装された第１半導体装置、前記下部パッケージ基板上に実装され、前記第１半導体装置から側方に離隔されたコア層、及び前記下部パッケージ基板上で前記第１半導体装置の周囲を取り囲み、前記コア層上に介在する封止材を含む第１工程構造体を形成する段階と、前記第１工程構造体の前記封止材上に第１上部絶縁層、及び前記第１上部絶縁層に備えられた第１上部再配線パターンを含む第１上部再配線層を形成する段階と、前記第１上部再配線層上に第２上部絶縁層、及び前記第２上部絶縁層に備えられた第２上部再配線パターンを含む第２上部再配線層を形成する段階と、を含み、前記第１上部再配線層を形成する段階は、前記封止材上に前記第１上部絶縁層を形成する段階と、前記第１上部絶縁層を貫通し、及び前記封止材の一部がリセスされて前記コア層の一部を露出させる複数の第１上部ビアホールを形成する段階と、前記複数の第１上部ビアホールを有する前記第１上部絶縁層上に第１シード層を形成する段階と、前記コア層と電気的に連結されるように、前記複数の第１上部ビアホールに第１上部ビアパターンを形成し、前記第１上部ビアパターン上に第１上部ラインパターンを形成する段階と、を含み、前記第２上部再配線層を形成する段階は、前記第１上部再配線層上に第２上部絶縁層を形成する段階と、前記第２上部絶縁層を貫通する複数の第２上部ビアホールを形成する段階と、前記複数の第２上部ビアホールを有する前記第２上部絶縁層上に第２シード層を形成する段階と、前記第２シード層が形成された前記第２上部絶縁層上にメッキ用レジスト層を形成する段階と、前記複数の第２上部ビアホールに第２上部ビアパターンを形成し、前記第２上部ビアパターン上に第２上部ラインパターンを形成する段階と、を含み、前記第１上部絶縁層が含む物質と前記第２上部絶縁層が含む物質は同一であり、前記第１シード層及び前記第２シード層は、それぞれスパッタ工程により形成されることを特徴とする。
【発明の効果】
【０００７】
本発明の半導体パッケージにおいて、上部パッケージ基板の上部絶縁層の少なくとも一部が感光性樹脂を含み、感光性樹脂を含む上部絶縁層に上部再配線パターンを形成するためのシード層をスパッタ工程を介して形成する。これにより、上部パッケージ基板が含む上部再配線パターンの微細パターンの線幅及び線間隔をより微細化して半導体パッケージの性能を向上させることができる。
【図面の簡単な説明】
【０００８】
本発明の例示的実施例である半導体パッケージを示す断面図である。
本発明の例示的実施例である半導体パッケージの断面を示す図である。
本発明の例示的実施例である半導体パッケージを示す断面図である。
本発明の例示的実施例である半導体パッケージを示す断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するためのフローチャートである。
本発明の例示的実施例である半導体パッケージの製造方法をさらに具体的に説明するためのフローチャートである。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法をさらに具体的に説明するためのフローチャートである。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
本発明の例示的実施例である半導体パッケージの製造方法を説明するための断面図である。
【発明を実施するための形態】
【０００９】
以下、図面に基づいて本発明の技術的思想の実施例について詳細に説明する。図面上の同じ構成要素については同じ参照符号を使用し、これらについての重複説明は省略する。
【００１０】
図１は、本発明の例示的実施例である半導体パッケージ１を示す断面図である。
（【００１１】以降は省略されています）

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