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公開番号2025018935
公報種別公開特許公報(A)
公開日2025-02-06
出願番号2024089856
出願日2024-06-03
発明の名称半導体メモリ装置及びこれを含む電子システム
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H10B 43/27 20230101AFI20250130BHJP()
要約【課題】信頼性及び集積度がより向上された半導体装置を提供する。
【解決手段】半導体メモリ装置及びこれを含む電子システムが提供される。半導体メモリ装置は周辺回路を含む周辺回路構造体、前記周辺回路構造体上に配置され、交互に積層された第1電極層と第1電極間絶縁膜を含む積層構造体、前記積層構造体を貫通する第1垂直パターン、前記積層構造体上に順に第1絶縁膜、第2電極層、及び第2絶縁膜、前記第2絶縁膜、前記第2電極層、及び前記第1絶縁膜を貫通するライン分離パターン、及び前記第2絶縁膜、前記第2電極層、及び前記第1絶縁膜を貫通して前記第1垂直パターンと接する第2垂直パターンを含む。
【選択図】図7
特許請求の範囲【請求項１】
周辺回路を含む周辺回路構造体と、
前記周辺回路構造体上に配置され、交互に積層された第１電極層と第１電極間絶縁膜を含む積層構造体と、
前記積層構造体を貫通する第１垂直パターンと、
前記積層構造体上に順に第１絶縁膜、第２電極層、及び第２絶縁膜と、
前記第２絶縁膜、前記第２電極層、及び前記第１絶縁膜を貫通するライン分離パターンと、
前記第２絶縁膜、前記第２電極層、及び前記第１絶縁膜を貫通して前記第１垂直パターンと接する第２垂直パターンと、を含む半導体メモリ装置。
続きを表示（約 1,800 文字）【請求項２】
前記ライン分離パターンは、複数に提供されて前記第２電極層を複数の接地選択ラインで分離させる、請求項１に記載の半導体メモリ装置。
【請求項３】
前記ライン分離パターンは、第１ライン分離パターン及び第２ライン分離パターンを含み、
前記半導体メモリ装置は、
前記積層構造体を貫通して前記積層構造体を複数のブロックで分離させるブロック分離パターンと、
前記積層構造体を貫通し、前記ブロックの各々の中心に配置される中心分離パターンと、をさらに含み、
前記ブロック分離パターンは、前記第１ライン分離パターンと各々接し、
前記中心分離パターンは、前記第２ライン分離パターンと接する、請求項２に記載の半導体メモリ装置。
【請求項４】
平面視において、前記積層構造体は、セルアレイ領域と連結領域を有し、
前記第１ライン分離パターン、前記第２ライン分離パターン、及び前記ブロック分離パターンは、前記セルアレイ領域と前記連結領域で全て連続的であり、
前記中心分離パターンは、前記連結領域で不連続区間を有する、請求項３に記載の半導体メモリ装置。
【請求項５】
前記ライン分離パターン及び前記第２垂直パターンの上部面は、前記第２絶縁膜の上部面と共面をなす、請求項１に記載の半導体メモリ装置。
【請求項６】
前記第２絶縁膜上に位置し、前記第２垂直パターンと接するソース層をさらに含む、請求項１に記載の半導体メモリ装置。
【請求項７】
前記第２絶縁膜上に位置する少なくとも一層の第３電極層をさらに含み、
前記第２垂直パターンは、前記少なくとも一層の第３電極層を貫通する、請求項１に記載の半導体メモリ装置。
【請求項８】
前記第３電極層の一部は、前記第２電極層の横に突出され、
前記半導体メモリ装置は、
前記第１絶縁膜を貫通して前記第２電極層を前記周辺回路構造体に電気的に連結させる第１コンタクトと、
前記第１絶縁膜及び前記第２絶縁膜を貫通して前記第３電極層を前記周辺回路構造体に電気的に連結させる第２コンタクトと、をさらに含む、請求項７に記載の半導体メモリ装置。
【請求項９】
基板と、
前記基板上に集積された周辺回路及び前記周辺回路と連結された第１ボンディングパッドを含む周辺回路構造体と、
前記第１ボンディングパッドと接合される第２ボンディングパッドを含むセルアレイ構造体と、を含み、
前記セルアレイ構造体は、
交互に積層された第１電極層と第１電極間絶縁膜を含む積層構造体と、
前記積層構造体を貫通して前記積層構造体を複数のブロックで分離させるブロック分離パターンと、
前記積層構造体を貫通し、前記ブロック各々の中心に配置される中心分離パターンと、
前記積層構造体を貫通する第１垂直パターンと、
前記積層構造体上に順に第１絶縁膜、第２電極層、及び第２絶縁膜と、
前記第２絶縁膜、前記第２電極層、及び前記第１絶縁膜を貫通して前記ブロック分離パターンと接する第１ライン分離パターンと、
前記第２絶縁膜、前記第２電極層、及び前記第１絶縁膜を貫通して前記中心分離パターンと接する第２ライン分離パターンと、
前記第２絶縁膜、前記第２電極層、及び前記第１絶縁膜を貫通して前記第１垂直パターンと接する第２垂直パターンと、を含む、半導体メモリ装置。
【請求項１０】
基板、前記基板の上の周辺回路構造体、及び前記周辺回路構造体上のセルアレイ構造体を含む半導体メモリ装置と、
入出力パッドを通じて前記半導体メモリ装置と電気的に連結され、前記半導体メモリ装置を制御するコントローラと、を含み、
前記セルアレイ構造体は、
前記周辺回路構造体上に配置され、交互に積層された第１電極層と第１電極間絶縁膜を含む積層構造体と、
前記積層構造体を貫通する第１垂直パターンと、
前記積層構造体上に順に第１絶縁膜、第２電極層、及び第２絶縁膜と、
前記第２絶縁膜、前記第２電極層、及び前記第１絶縁膜を貫通するライン分離パターンと、
前記第２絶縁膜、前記第２電極層、及び前記第１絶縁膜を貫通して前記第１垂直パターンと接する第２垂直パターンと、を含む、電子システム。

発明の詳細な説明【技術分野】
【０００１】
本発明は半導体メモリ装置及びこれを含む電子システムに関するものである。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
データ格納を必要とする電子システムで高容量のデータを格納することができる半導体装置が要求されている。したがって、半導体装置のデータ格納容量を増加させることができる方法が研究されている。例えば、半導体装置のデータ格納容量を増加させるための方法の中で１つとして、２次元的に配列されるメモリセルの代わりに３次元的に配列されるメモリセルを含む半導体装置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許１１，３４８，９１０Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は信頼性及び集積度がより向上された半導体装置を提供することである。
【０００５】
本発明が解決しようとする他の課題は信頼性が向上された半導体装置を含む電子システムを提供することである。
【０００６】
本発明が解決しようとする課題は以上で言及した課題に制限されなく、言及されないその他の課題は下の記載から当業者に明確に理解されるべきである。
【課題を解決するための手段】
【０００７】
前記課題を達成するための本発明の実施形態による半導体メモリ装置は、周辺回路を含む周辺回路構造体、前記周辺回路構造体上に配置され、交互に積層された第１電極層と第１電極間絶縁膜を含む積層構造体、前記積層構造体を貫通する第１垂直パターン、前記積層構造体上に順に第１絶縁膜、第２電極層、及び第２絶縁膜、前記第２絶縁膜、前記第２電極層、及び前記第１絶縁膜を貫通するライン分離パターン、及び前記第２絶縁膜、前記第２電極層及び前記第１絶縁膜を貫通して前記第１垂直パターンと接する第２垂直パターンを含む。
【０００８】
本発明の一実施形態による半導体メモリ装置は、基板、前記基板上に集積された周辺回路、及び前記周辺回路と連結された第１ボンディングパッドを含む周辺回路構造体、及び前記第１ボンディングパッドと接合される第２ボンディングパッドを含むセルアレイ構造体を含み、前記セルアレイ構造体は、交互に積層された第１電極層と第１電極間絶縁膜を含む積層構造体、前記積層構造体を貫通して前記積層構造体を複数のブロックで分離させるブロック分離パターン、前記積層構造体を貫通し、前記ブロック各々の中心に配置される中心分離パターン、前記積層構造体を貫通する第１垂直パターン、前記積層構造体上に順に第１絶縁膜、第２電極層、及び第２絶縁膜、前記第２絶縁膜、前記第２電極層、及び前記第１絶縁膜を貫通して前記ブロック分離パターンと接する第１ライン分離パターン、前記第２絶縁膜、前記第２電極層、及び前記第１絶縁膜を貫通して前記中心分離パターンと接する第２ライン分離パターン、及び前記第２絶縁膜、前記第２電極層、及び前記第１絶縁膜を貫通して前記第１垂直パターンと接する第２垂直パターンを含む。
【０００９】
前記他の課題を達成するための本発明の実施形態による電子システムは、基板、前記基板の上の周辺回路構造体、及び前記周辺回路構造体上のセルアレイ構造体を含む半導体メモリ装置、及び入出力パッドを通じて前記半導体メモリ装置と電気的に連結され、前記半導体メモリ装置を制御するコントローラを含み、前記セルアレイ構造体は、前記周辺回路構造体上に配置され、交互に積層された第１電極層と第１電極間絶縁膜を含む積層構造体、前記積層構造体を貫通する第１垂直パターン、前記積層構造体上に順に第１絶縁膜、第２電極層、及び第２絶縁膜、前記第２絶縁膜、前記第２電極層、及び前記第１絶縁膜を貫通するライン分離パターン、及び前記第２絶縁膜、前記第２電極層、及び前記第１絶縁膜を貫通して前記第１垂直パターンと接する第２垂直パターンを含む。
【発明の効果】
【００１０】
本発明による半導体メモリ装置では接地選択ラインを分離させる第１及び第２ライン分離パターンが積層構造体上に配置されるので、積層構造体の第１及び第２電極層が平坦に形成されることができる。したがって、‘カモメ’形状のワードライン接触不良が防止されて半導体メモリ装置の信頼性が向上されることができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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