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公開番号2025010090
公報種別公開特許公報(A)
公開日2025-01-20
出願番号2024107159
出願日2024-07-03
発明の名称向上したメモリセルレイアウトを有する集積回路メモリ装置
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H10B 12/00 20230101AFI20250109BHJP()
要約【課題】集積回路メモリ装置のメモリセルレイアウトを向上させる。
【解決手段】半導体装置100は、第1水平方向Xに延びるビットラインBL、第2水平方向Yに延びるモールド開口部130H、モールド絶縁層134、その上に配置されるカバー絶縁層136及びカバー絶縁層の上面上に側壁130H1,H2の少なくとも一部上に配置される界面絶縁層138を含むモールド構造物130、基板110の上面で垂直方向Zに延びる第1部分140P1とその底部に連結されX方向に延びる第2部分140P2を含み、第2部分がビットラインの上面上に配置され、第1部分が、モールド開口部の側壁と接触する第1、第2側壁S11、S12を含むアクティブ半導体層140、第2側壁上に配置され、Y方向に延びるワードラインWLとアクティブ半導体層とワードラインとの間に介在するゲート絶縁層150及び第1部分の上面上に配置されるランディングパッド170を含む。
【選択図】図3
特許請求の範囲【請求項１】
基板上において第１水平方向に延びるビットラインと、
前記ビットライン上で延び、前記第１水平方向に垂直な第２水平方向に延びるモールド開口部を含むモールド構造物であって、モールド絶縁層と、前記モールド絶縁層上に配置されるカバー絶縁層と、前記カバー絶縁層の上面上に、及び側壁の少なくとも一部上に配置される界面絶縁層と、を含むモールド構造物と、
アクティブ半導体層であって、前記モールド構造物の前記モールド開口部の内壁上に配置され、前記基板の上面に垂直な垂直方向に延びる第１部分と、前記第１部分の底部に連結され、前記第１水平方向に延びる第２部分と、を含み、前記第２部分が前記ビットラインの上面上に配置され、前記第１部分は、前記モールド開口部の側壁と接触する第１側壁及び前記第１側壁に反対となる第２側壁を含むアクティブ半導体層と、
前記アクティブ半導体層の前記第２側壁上に配置され、前記第２水平方向に延びるワードラインと、
前記アクティブ半導体層と前記ワードラインとの間に介在されるゲート絶縁層と、を含む、半導体装置。
続きを表示（約 1,300 文字）【請求項２】
前記アクティブ半導体層の前記第１部分の上面上で延びるランディングパッドをさらに含み、
前記ランディングパッドと前記カバー絶縁層との間に前記界面絶縁層が延び、
前記ランディングパッドは、前記カバー絶縁層と直接接触しないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アクティブ半導体層は、Ｕ状の垂直断面を有し、
前記ワードラインは、Ｌ状の垂直断面を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記アクティブ半導体層の前記第１部分の上面上で延びるランディングパッドをさらに含み、
前記ランディングパッドは、上部と下部とを含み、
前記ランディングパッドの前記下部は、前記アクティブ半導体層の上面上で前記モールド構造物と前記ゲート絶縁層との間に定義されるランディングパッドリセス空間内で延び、
前記ランディングパッドの前記上部は、前記モールド構造物の上面上に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ランディングパッドの前記上部は、前記第１水平方向に第１幅を有し、
前記ランディングパッドの前記下部は、前記第１水平方向に前記第１幅よりも狭い第２幅を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記界面絶縁層は、前記カバー絶縁層の前記上面上から前記ランディングパッドリセス空間内に配置される前記カバー絶縁層の側壁上に延び、
前記カバー絶縁層の前記側壁上で延びる前記界面絶縁層の一部が前記ランディングパッドと接触することを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記アクティブ半導体層の前記第１部分は、前記カバー絶縁層の底面と同一であるか、さらに低いレベルに配置される上面を有し、
前記ランディングパッドリセス空間内で延びる前記カバー絶縁層の側壁全体が前記界面絶縁層によってカバーされることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記アクティブ半導体層の前記第１部分は、前記カバー絶縁層の底面よりもさらに高いレベルに配置される上面を有し、
前記ランディングパッドリセス空間内で延びる前記カバー絶縁層の前記側壁の上側が前記界面絶縁層によってカバーされ、
前記カバー絶縁層の前記側壁の下側が前記アクティブ半導体層の前記第１部分の側壁と接触することを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記ワードラインの側壁上で延び、前記モールド開口部を満たす埋め込み絶縁層をさらに含み、
前記埋め込み絶縁層の上面上に前記ランディングパッドの前記上部の底面の一部が配置されることを特徴とする請求項４に記載の半導体装置。
【請求項１０】
前記ランディングパッドの底面は、前記界面絶縁層の底面と同じベルに配置されることを特徴とする請求項４に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に係り、さらに詳細には、集積回路メモリ装置に関する。
続きを表示（約 4,300 文字）【背景技術】
【０００２】
半導体装置のダウンスケーリングによってＤＲＡＭ装置の大きさも縮まっている。１つのトランジスタに１つのコンデンサが連結された１Ｔ－１Ｃ構造を有するＤＲＡＭ装置において、装置小型化によりチャネル領域を介した漏れ電流が段々と大きくなる問題がある。漏れ電流を減少させるために、酸化物半導体物質をチャネル層として使用した垂直チャネルトランジスタが提案された。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする技術的課題は、電気的性能に優れたＤＲＡＭ装置のような半導体装置を提供することである。
【課題を解決するための手段】
【０００４】
前記技術的課題を達成するための例示的な実施例による半導体装置は、基板上において第１水平方向に延びるビットライン；前記ビットライン上で延び、前記第１水平方向に垂直な第２水平方向に延びるモールド開口部を含むモールド構造物であって、モールド絶縁層と前記モールド絶縁層上に配置されるカバー絶縁層と、前記カバー絶縁層の上面上に、及び側壁の少なくとも一部上に配置される界面絶縁層を含むモールド構造物；アクティブ半導体層であって、前記モールド構造物の前記モールド開口部の内壁上に配置され、前記基板の上面に垂直な垂直方向に延びる第１部分と、前記第１部分の底部に連結されて前記第１水平方向に延びる第２部分を含み、前記第２部分が前記ビットラインの上面上に配置され、前記第１部分は、前記モールド開口部の側壁と接触する第１側壁及び前記第１側壁に反対となる第２側壁を含むアクティブ半導体層；前記アクティブ半導体層の前記第２側壁上に配置され、前記第２水平方向に延びるワードライン；及び前記アクティブ半導体層と前記ワードラインとの間に介在されるゲート絶縁層を含む。
【０００５】
前記技術的課題を達成するための例示的な実施例による半導体装置は、基板上において第１水平方向に延びるビットライン；前記ビットライン上で延び、前記第１水平方向に垂直な第２水平方向に延びるモールド開口部を含むモールド構造物であって、モールド絶縁層と前記モールド絶縁層上に配置されるカバー絶縁層と、前記カバー絶縁層の上面上に、及び側壁の少なくとも一部上に配置される界面絶縁層を含むモールド構造物；前記モールド構造物の前記モールド開口部の内壁上で延び、前記基板の上面に垂直な垂直方向に延びる第１部分と、前記第１部分の底部に連結されて前記第１水平方向に延びる第２部分を含むアクティブ半導体層；前記アクティブ半導体層の側壁上で延び、前記第２水平方向に延びるワードライン；前記アクティブ半導体層と前記ワードラインとの間で延びるゲート絶縁層；及び前記アクティブ半導体層の前記第１部分の上面と電気的に連結されるランディングパッドであって、前記モールド構造物の上面上で延びる上部と、前記上部に連結されてランディングパッドリセス空間内部で延びる下部を含むランディングパッドを含み、前記ランディングパッドの前記下部の底面は、前記界面絶縁層の底面と同じレベルで延び、前記第１部分は、前記モールド開口部の側壁と接触する第１側壁及び前記第１側壁に反対となる第２側壁を含み、前記第２部分が前記ビットラインの上面上で延びる。
【０００６】
前記技術的課題を達成するための例示的な実施例による半導体装置は、基板上において第１水平方向に延びるビットライン；前記ビットライン上で延び、前記第１水平方向に垂直な第２水平方向に延びるモールド開口部を含むモールド構造物であって、モールド絶縁層と前記モールド絶縁層上に配置されるカバー絶縁層と、前記カバー絶縁層の上面上に、及び側壁の少なくとも一部上に配置される界面絶縁層を含むモールド構造物；前記モールド構造物の前記モールド開口部の内壁上に配置され、前記基板の上面に垂直な垂直方向に延びる第１部分と、前記第１部分の底部に連結されて前記第１水平方向に延びる第２部分を含み、前記第２部分が前記ビットラインの上面上で延び、前記第１部分は、前記モールド開口部の側壁と接触する第１側壁及び前記第１側壁に反対となる第２側壁を含み、前記モールド構造物の上面より低いレベルで延びる上面を有するアクティブ半導体層；前記アクティブ半導体層の前記第２側壁上で延び、前記第２水平方向に延びるワードライン；前記アクティブ半導体層と前記ワードラインとの間に介在されるゲート絶縁層；前記ワードラインの側壁上で延び、前記モールド開口部を満たす埋め込み絶縁層；前記アクティブ半導体層の前記第１部分の上面と電気的に連結されるランディングパッドであって、前記モールド構造物の上面上に配置される上部と、前記上部に連結されてランディングパッドリセス空間内部に配置される下部を含むランディングパッド；及び前記ランディングパッド上に連結される保存ノードを含み、前記界面絶縁層は、前記カバー絶縁層の前記上面上から前記ランディングパッドリセス空間内で延びる前記カバー絶縁層の側壁上に延びる。
【０００７】
前記技術的課題を達成するための例示的な実施例による集積回路メモリ装置は、その上部にビットラインを有する基板；前記ビットラインの第１部分を露出させる第１開口部を有する絶縁領域を含む。第１半導体アクティブ層は、前記第１開口部の対向する(opposite)第１及び第２側壁をライニングし(lines)、前記ビットラインの露出された第１部分をライニングし、前記第１開口部の前記第１及び第２側壁の間で延びる前記第１半導体アクティブ層の一部と露出された前記ビットラインの前記第１部分との間に直接電気的連結が提供される。第１ワードラインは、前記第１開口部の前記第１側壁と対向して延びる前記第１半導体アクティブ層の第１部分上に提供され、第２ワードラインは、前記第１開口部の前記第２側壁と対向して延びる前記第１半導体アクティブ階の第２部分上に提供される。好ましくは、前記第１開口部の前記第１側壁と対向して延びる前記第１ワードラインの一部は、第１メモリセルのアクセストランジスタのゲート電極で動作し、前記第１開口部の前記第２側壁と対向して延びる前記第２ワードラインの一部は、第２メモリセルのアクセストランジスタのゲート電極で動作する。
【図面の簡単な説明】
【０００８】
例示的な実施例による半導体装置を示すレイアウト図である。
図１のセルアレイ領域部分の拡大レイアウト図である。
図２のＡ１－Ａ１´線に沿って見た断面図である。
図２のＡ２－Ａ２´線に沿って見た断面図である。
図３のＣＸ１部分の拡大図である。
例示的な実施例による半導体装置を示す断面図である。
例示的な実施例による半導体装置を示す断面図である。
図６のＣＸ１部分の拡大図である。
例示的な実施例による半導体装置を示す断面図である。
図９のＣＸ１部分の拡大図である。
例示的な実施例による半導体装置を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す概略図であって、図２のＡ１－Ａ１´線に沿って見た断面図である。
図１２Ａの上面図である。
例示的な実施例による半導体装置の製造方法を示す概略図であって、図２のＡ１－Ａ１´線に沿って見た断面図である。
図１３Ａの上面図である。
例示的な実施例による半導体装置の製造方法を示す概略図であって、図２のＡ１－Ａ１´線に沿って見た断面図である。
例示的な実施例による半導体装置の製造方法を示す概略図であって、図２のＡ１－Ａ１´線に沿って見た断面図である。
図２のＡ２－Ａ２´線に沿って見た断面図である。
図１５Ａの上面図である。
例示的な実施例による半導体装置の製造方法を示す概略図であって、図２のＡ１－Ａ１´線に沿って見た断面図である。
図２のＡ２－Ａ２´線に沿って見た断面図である。
図１６Ａの上面図である。
例示的な実施例による半導体装置の製造方法を示す概略図であって、図２のＡ１－Ａ１´線に沿って見た断面図である。
例示的な実施例による半導体装置の製造方法を示す概略図であって、図２のＡ１－Ａ１´線に沿って見た断面図である。
例示的な実施例による半導体装置の製造方法を示す概略図であって、図２のＡ１－Ａ１´線に沿って見た断面図である。
例示的な実施例による半導体装置の製造方法を示す概略図であって、図２のＡ１－Ａ１´線に沿って見た断面図である。
例示的な実施例による半導体装置の製造方法を示す概略図であって、図２のＡ１－Ａ１´線に沿って見た断面図である。
図２のＡ２－Ａ２´線に沿って見た断面図である。
例示的な実施例による半導体装置の製造方法を示す概略図であって、図２のＡ１－Ａ１´線に沿って見た断面図である。
例示的な実施例による半導体装置の製造方法を示す概略図であって、図２のＡ１－Ａ１´線に沿って見た断面図である。
【発明を実施するための形態】
【０００９】
図１は、例示的な実施例による半導体装置１００を示すレイアウト図である。図２は、図１のセルアレイ領域ＭＣＡ部分の拡大レイアウト図である。図３は、図２のＡ１－Ａ１´線に沿って見た断面図である。図４は、図２のＡ２－Ａ２´線に沿って見た断面図である。図５は、図３のＣＸ１部分の拡大図である。
【００１０】
図１ないし図５を参照すれば、半導体装置１００は、セルアレイ領域ＭＣＡと周辺回路領域ＰＣＡを含む基板１１０を含みうる。一部実施例において、セルアレイ領域ＭＣＡは、ＤＲＡＭ装置のメモリセル領域でもあり、周辺回路領域ＰＣＡは、ＤＲＡＭ装置のコア領域または、周辺回路領域でもある。例えば、周辺回路領域ＰＣＡは、セルアレイ領域ＭＣＡに含まれるメモリセルアレイに信号及び／または電源を伝達するための周辺回路トランジスタ（図示せず）を含みうる。例示的な実施例において、周辺回路トランジスタ（図示せず）は、コマンドデコーダ、制御ロジック、アドレスバッファ、ロウデコーダ、カラムデコーダ、センスアンプ、データ入出力回路などの多様な回路を構成することができる。
（【００１１】以降は省略されています）

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