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公開番号2024177070
公報種別公開特許公報(A)
公開日2024-12-19
出願番号2024069358
出願日2024-04-22
発明の名称半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 21/336 20060101AFI20241212BHJP(基本的電気素子)
要約【課題】ソース/ドレイン下部から電流が漏れることを防止することができる半導体素子及びその製造方法を提供する。
【解決手段】本発明による半導体素子は、第1半導体物質を含む下部パターン層と、下部パターン層の上に配置され、第1導電型不純物でドーピングされた半導体物質を含む第1導電型ドーピングパターン層と、第1導電型ドーピングパターン層の上に配置され、第1導電型不純物と異なる第2導電型不純物でドーピングされた半導体物質を含むソース/ドレインパターンと、ソース/ドレインパターン間を接続し、互いに離隔して積層され、第1半導体物質と異なる第2半導体物質を含む半導体パターンを含むチャンネルパターンと、第1導電型ドーピングパターン層の上に配置され、ソース/ドレインパターンの間を横断し、チャンネルパターンを囲むゲートパターンと、を有する。
【選択図】図1
特許請求の範囲【請求項１】
第１半導体物質を含む下部パターン層と、
前記下部パターン層の上に配置され、第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、
前記第１導電型ドーピングパターン層の上に配置され、前記第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、
前記ソース／ドレインパターン間を接続し、互いに離隔して積層され、前記第１半導体物質と異なる第２半導体物質を含む半導体パターンを含むチャンネルパターンと、
前記第１導電型ドーピングパターン層の上に配置され、前記ソース／ドレインパターンの間を横断し、前記チャンネルパターンを囲むゲートパターンと、を有することを特徴とする半導体素子。
続きを表示（約 1,600 文字）【請求項２】
前記第１半導体物質は、ゲルマニウム（Ｇｅ）０ａｔ％～３１．５ａｔ％、炭素（Ｃ）０ａｔ％超２ａｔ％以下、及び残りの含有量のシリコン（Ｓｉ）を含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第２半導体物質は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はこれらの組み合わせを含むことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１導電型不純物は、ｎ型不純物であり、前記第２導電型不純物は、ｐ型不純物であることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記ｎ型不純物は、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、又はこれらの組み合わせを含み、
前記ｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、又はこれらの組み合わせを含むことを特徴とする請求項４に記載の半導体素子。
【請求項６】
半導体素子であって、
第１半導体物質を含む下部パターン層と、
前記下部パターン層の上に配置され、第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、
前記第１導電型ドーピングパターン層の上に配置され、前記第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、
前記ソース／ドレインパターン間を接続し、互いに離隔して積層され、前記第１半導体物質と異なる第２半導体物質を含む半導体パターンを含むチャンネルパターンと、
前記第１導電型ドーピングパターン層の上に配置され、前記ソース／ドレインパターン間を横断し、前記チャンネルパターンを囲むゲートパターンと、
前記ソース／ドレインパターンの下に配置され、前記下部パターン層及び前記第１導電型ドーピングパターン層を貫通し、前記ソース／ドレインパターンと接続される下部コンタクト電極と、を有することを特徴とする半導体素子。
【請求項７】
前記ソース／ドレインパターンは、互いに離隔して配置される第１ソース／ドレイン構造物及び第２ソース／ドレイン構造物を含み、
前記半導体素子は、前記第１ソース／ドレイン構造物の上に配置され、前記第１ソース／ドレイン構造物に接続される第１上部コンタクト電極をさらに有することを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記下部コンタクト電極は、前記第２ソース／ドレイン構造物の下に配置され、前記第２ソース／ドレイン構造物に接続されることを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記半導体素子は、前記ゲートパターンの上に配置され、前記ゲートパターンに接続される第２上部コンタクト電極をさらに有することを特徴とする請求項７に記載の半導体素子。
【請求項１０】
第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、
前記第１導電型ドーピングパターン層の上に配置され、前記第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、
前記ソース／ドレインパターン間を接続し、互いに離隔して積層される半導体パターンを含むチャンネルパターンと、
前記第１導電型ドーピングパターン層の上に配置され、前記ソース／ドレインパターン間を横断し、前記チャンネルパターンを囲むゲートパターンと、
前記ソース／ドレインパターンの下に配置され、前記第１導電型ドーピングパターン層を貫通し、前記ソース／ドレインパターンと接続される下部コンタクト電極と、を有することを特徴とする半導体素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、ソース／ドレイン下部から電流が漏れることを防止することができる半導体素子及びその製造方法に関する。
続きを表示（約 4,500 文字）【背景技術】
【０００２】
半導体は、導体と不導体の中間領域に属する物質で、所定の条件下で電気が通じる物質を意味する。
このような半導体物質を利用して様々な半導体素子を製造することができ、例えば、メモリ素子などを製造することができる。
このような半導体素子は、様々な電子装置に使用することができる。
【０００３】
電子産業が高度に発展するにつれて、半導体素子の特性に対する要求がますます高まっている。
例えば、半導体素子に対する高信頼性、高速化及び／又は多機能化などに対するして要求がますます高まっている。
【０００４】
このような要求特性を満たすために、半導体素子内の構造は、ますます複雑化、集積化されている。
例えば、大きさが小さくなった素子でソース／ドレインがアンエッチング（ｕｎｅｔｃｈ）される問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来の半導体素子における問題点に鑑みてなされたものであって、本発明の目的は、ソース／ドレインがアンエッチング（ｕｎｅｔｃｈ）される問題を解決することができ、ソース／ドレイン下部から電流が漏れることを防止することができ、ＢＳＰＤＮ（ｂａｃｋｓｉｄｅｐｏｗｅｒＤｉｓｔｒｉｂｕｔｉｏｎｎｅｔｗｏｒｋ）構造適用時、下部基板を全て除去する構造（ＢＳＰＤＮＢｕｌｋ－ｌｅｓｓ）もエッチング選択比を通じて容易に実現できる半導体素子を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による半導体素子は、第１半導体物質を含む下部パターン層と、前記下部パターン層の上に配置され、第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、前記第１導電型ドーピングパターン層の上に配置され、前記第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、前記ソース／ドレインパターン間を接続し、互いに離隔して積層され、前記第１半導体物質と異なる第２半導体物質を含む半導体パターンを含むチャンネルパターンと、前記第１導電型ドーピングパターン層の上に配置され、前記ソース／ドレインパターンの間を横断し、前記チャンネルパターンを囲むゲートパターンと、を有することを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体素子は、第１半導体物質を含む下部パターン層と、前記下部パターン層の上に配置され、第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、前記第１導電型ドーピングパターン層の上に配置され、前記第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、前記ソース／ドレインパターン間を接続し、互いに離隔して積層され、前記第１半導体物質と異なる第２半導体物質を含む半導体パターンを含むチャンネルパターンと、前記第１導電型ドーピングパターン層の上に配置され、前記ソース／ドレインパターン間を横断し、前記チャンネルパターンを囲むゲートパターンと、前記ソース／ドレインパターンの下に配置され、前記下部パターン層及び前記第１導電型ドーピングパターン層を貫通し、前記ソース／ドレインパターンと接続される下部コンタクト電極と、を有することを特徴とする。
【０００８】
また、上記目的を達成するためになされた本発明による半導体素子は、第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、前記第１導電型ドーピングパターン層の上に配置され、前記第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、前記ソース／ドレインパターン間を接続し、互いに離隔して積層される半導体パターンを含むチャンネルパターンと、前記第１導電型ドーピングパターン層の上に配置され、前記ソース／ドレインパターン間を横断し、前記チャンネルパターンを囲むゲートパターンと、前記ソース／ドレインパターンの下に配置され、前記第１導電型ドーピングパターン層を貫通し、前記ソース／ドレインパターンと接続される下部コンタクト電極と、を有することを特徴とする。
【発明の効果】
【０００９】
本発明に係る半導体素子によれば、大きさが小さくなった素子でもエッチング（ｅｔｃｈ）を深く形成できるため、ソース／ドレインがアンエッチング（ｕｎｅｔｃｈ）される問題を解決することができ、ソース／ドレインの下部から電流が漏れることを防止することができ、ＢＳＰＤＮ（ｂａｃｋｓｉｄｅｐｏｗｅｒＤｉｓｔｒｉｂｕｔｉｏｎｎｅｔｗｏｒｋ）構造適用時に下部基板を全て除去する構造（ＢＳＰＤＮＢｕｌｋ－ｌｅｓｓ）もエッチング選択比を通じて容易に実現することができる。
【図面の簡単な説明】
【００１０】
本発明の一実施形態に係る半導体素子を示す平面図である。
図１のＸ－Ｘ’線に沿って切断した断面図である。
図１のＹ－Ｙ’線に沿って切断した断面図である。
図１のＺ－Ｚ’線に沿って切断した断面図である。
本発明の他の実施形態に係る半導体素子を示す、図２のＸ－Ｘ’線に沿って切断した断面図に対応する断面図である。
本発明の他の実施形態に係る半導体素子を示す、図２Ａに対応する断面図である。
本発明の他の実施形態に係る半導体素子を示す、図２Ｂに対応する断面図である。
本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
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【発明を実施するための形態】
（【００１１】以降は省略されています）

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