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公開番号2024178922
公報種別公開特許公報(A)
公開日2024-12-25
出願番号2024091131
出願日2024-06-05
発明の名称集積回路素子及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H10B 12/00 20230101AFI20241218BHJP()
要約【課題】集積回路素子及びその製造方法を提供する。
【解決手段】メモリセル領域と、メモリセル領域の周辺に配置される周辺回路領域とを有する基板、メモリセル領域に配置される複数のセルトランジスタ、周辺回路領域に配置される周辺回路トランジスタ、複数のセルトランジスタ上に配置される下部電極、下部電極の表面上に配置される誘電膜、誘電膜上に配置される上部物質膜、及び上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物、メモリセル領域において、金属プレート膜を覆い、周辺回路領域において、周辺回路トランジスタを覆う層間絶縁膜、並びにメモリセル領域と周辺回路領域との境界部分において、層間絶縁膜内部に配され、金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長されるエッチング停止パターンを含む集積回路素子である。
【選択図】図3

特許請求の範囲【請求項１】
メモリセル領域と、前記メモリセル領域の周辺に配置される周辺回路領域とを有する基板と、
前記メモリセル領域に配置される複数のセルトランジスタと、
前記周辺回路領域に配置される周辺回路トランジスタと、
前記複数のセルトランジスタ上に配置される下部電極、前記下部電極の表面上に配置される誘電膜、前記誘電膜上に配置される上部物質膜、及び前記上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物と、
前記メモリセル領域において、前記金属プレート膜を覆い、前記周辺回路領域において、前記周辺回路トランジスタを覆う層間絶縁膜と、
前記メモリセル領域と前記周辺回路領域との境界部分において、前記層間絶縁膜内部に配され、前記金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長されるエッチング停止パターンと、を含むことを特徴とする集積回路素子。
続きを表示（約 1,100 文字）【請求項２】
前記エッチング停止パターンの最上面のレベルは、前記金属プレート膜の最上面のレベルよりも高く、
前記エッチング停止パターンの最下面のレベルは、前記金属プレート膜の最下面のレベルよりも高く、
前記エッチング停止パターンの最上面のレベルは、前記層間絶縁膜の最上面のレベルよりも低いことを特徴とする請求項１に記載の集積回路素子。
【請求項３】
前記水平方向において、前記エッチング停止パターンの側壁は、前記金属プレート膜の側壁と互いに対向するように配され、
前記垂直方向において、前記エッチング停止パターンは、前記金属プレート膜とオーバーラップされるように配置されることを特徴とする請求項１に記載の集積回路素子。
【請求項４】
前記エッチング停止パターンは、前記層間絶縁膜によって完全に取り囲まれることを特徴とする請求項１に記載の集積回路素子。
【請求項５】
前記メモリセル領域において、前記層間絶縁膜を貫通し、前記金属プレート膜に連結される金属コンタクトと、
前記周辺回路領域において、前記層間絶縁膜を貫通し、前記周辺回路トランジスタに連結される周辺回路コンタクトと、をさらに含むことを特徴とする請求項１に記載の集積回路素子。
【請求項６】
前記金属コンタクトの最下面のレベルは、前記エッチング停止パターンの最上面のレベルよりも低く、
前記周辺回路コンタクトの最下面のレベルは、前記エッチング停止パターンの最下面のレベルよりも低いことを特徴とする請求項５に記載の集積回路素子。
【請求項７】
前記周辺回路コンタクトの前記垂直方向に沿う長さは、前記金属プレート膜の前記垂直方向に沿う長さよりも長いことを特徴とする請求項５に記載の集積回路素子。
【請求項８】
前記上部物質膜及び前記金属プレート膜は、前記キャパシタ構造物の上部電極であり、前記上部物質膜は、シリコンゲルマニウム膜を含み、前記金属プレート膜は、タングステンを含むことを特徴とする請求項１に記載の集積回路素子。
【請求項９】
前記エッチング停止パターンは、前記層間絶縁膜に対し、エッチング選択比を有する物質によって構成されることを特徴とする請求項１に記載の集積回路素子。
【請求項１０】
前記層間絶縁膜は、シリコン酸化物を含み、
前記エッチング停止パターンは、非晶質シリコン、シリコン窒化物、シリコン酸窒化物、シリコン炭窒化物及びシリコンゲルマニウムのうちから選択される少なくとも一つを含むことを特徴とする請求項９に記載の集積回路素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、集積回路素子及びその製造方法に係り、さらに詳細には、キャパシタを含む集積回路素子及びその製造方法に関する。
続きを表示（約 3,800 文字）【背景技術】
【０００２】
最近、微細化された半導体工程技術の急速な発展により、集積回路素子の高集積化が加速化されるにつれ、単位セルの面積が低減されている。従って単位セル内において、キャパシタが占めることができる面積も低減されている。例えば、ＤＲＡＭ（dynamic random access
memory）のような集積回路素子は、集積度が高くなりながら、単位セルの面積は、狭くなる一方、必要な静電容量は、維持されるか、あるいは増大されている。それにより、キャパシタにおいて、空間的限界及びデザインルール（design rule）限界を克服し、キャパシタンスを向上させ、所望する電気的特性を維持しうる構造が必要な実情である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的思想が解決しようとする課題は、上部物質膜及び金属プレート膜を上部電極として含むキャパシタ構造物において、該金属プレート膜の剥がれ不良を防止しうる集積回路素子及びその製造方法を提供することである。
【０００４】
本発明の技術的思想が解決しようとする課題は、以上で言及された課題に制限されるものではなく、言及されていない他の課題は、以下の記載から、当業者に明確に理解されうるであろう。
【課題を解決するための手段】
【０００５】
本発明の技術的思想による集積回路素子は、メモリセル領域と、前記メモリセル領域の周辺に配置される周辺回路領域とを有する基板；前記メモリセル領域に配置される複数のセルトランジスタ；前記周辺回路領域に配置される周辺回路トランジスタ；前記複数のセルトランジスタ上に配置される下部電極、前記下部電極の表面上に配置される誘電膜、前記誘電膜上に配置される上部物質膜、及び前記上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物；前記メモリセル領域において、前記金属プレート膜を覆い、前記周辺回路領域において、前記周辺回路トランジスタを覆う層間絶縁膜；並びに前記メモリセル領域と前記周辺回路領域との境界部分において、前記層間絶縁膜内部に配され、前記金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長されるエッチング停止パターン；を含む。
【０００６】
本発明の技術的思想による集積回路素子は、メモリセル領域と、前記メモリセル領域の周辺に配置される周辺回路領域とを有する基板；前記メモリセル領域に配置される複数のセルトランジスタ；前記周辺回路領域に配置される周辺回路トランジスタ；前記複数のセルトランジスタ上に配置される下部電極、前記下部電極の表面上に配置される誘電膜、前記誘電膜上に配置される上部物質膜、及び前記上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物；前記メモリセル領域において、前記金属プレート膜を覆い、前記周辺回路領域において、前記周辺回路トランジスタを覆う層間絶縁膜；前記メモリセル領域と前記周辺回路領域との境界部分において、前記層間絶縁膜内部に配され、前記金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長される第１エッチング停止パターン；並びに前記メモリセル領域において、前記層間絶縁膜上に配され、前記金属プレート膜の最上面と前記垂直方向に離隔され、前記水平方向に長く延長される第２エッチング停止パターン；を含む。
【０００７】
本発明の技術的思想による集積回路素子は、メモリセル領域と、前記メモリセル領域の少なくとも一側に配置される周辺回路領域とを含む基板；前記メモリセル領域に配置される複数のセルトランジスタ；前記周辺回路領域に配置される周辺回路トランジスタ；前記複数のセルトランジスタ上に配置される下部電極、前記下部電極の表面上に配置される誘電膜、前記誘電膜上に配置される上部物質膜、及び前記上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物；前記メモリセル領域において、前記金属プレート膜を覆い、前記周辺回路領域において、前記周辺回路トランジスタを覆う層間絶縁膜；前記メモリセル領域と前記周辺回路領域との境界部分において、前記層間絶縁膜内部に配され、前記金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長される垂直エッチング停止パターン；前記メモリセル領域において、前記層間絶縁膜を貫通し、前記金属プレート膜に連結される金属コンタクト；並びに前記周辺回路領域において、前記層間絶縁膜を貫通し、前記周辺回路トランジスタに連結される周辺回路コンタクト；を含み、前記垂直エッチング停止パターンは、前記層間絶縁膜に対し、エッチング選択比を有する物質によって構成される。
【０００８】
本発明の技術的思想による集積回路素子の製造方法は、メモリセル領域と、前記メモリセル領域の周辺に配置される周辺回路領域とを有する基板を準備する段階と、前記メモリセル領域に複数のセルトランジスタを形成し、前記周辺回路領域に周辺回路トランジスタ、及び前記周辺回路トランジスタに連結されるコンタクトパッドを形成する段階と、前記複数のセルトランジスタ上に配置される下部電極、前記下部電極の表面上に配置される誘電膜、及び前記誘電膜上に配置される上部物質膜を順次に形成する段階と、前記メモリセル領域において、前記上部物質膜を覆い、前記周辺回路領域において、前記コンタクトパッドを覆うように、金属プレート膜をコンフォーマルに形成する段階と、前記金属プレート膜をコンフォーマルに覆う第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜をコンフォーマルに覆い、前記第１層間絶縁膜とエッチング選択比を有する物質によって構成されるエッチング停止膜を形成する段階と、前記周辺回路領域において、前記エッチング停止膜の一部、及び前記第１層間絶縁膜の一部を除去し、前記金属プレート膜の一部を露出させる段階と、前記周辺回路領域において、前記金属プレート膜の一部を除去し、前記コンタクトパッドを露出させる段階と、前記エッチング停止膜及び前記コンタクトパッドをコンフォーマルに覆う第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜を研磨し、前記エッチング停止膜の最上面を露出させる段階と、前記エッチング停止膜の一部をとり除く段階と、を含む。
【発明の効果】
【０００９】
本発明の技術的思想による集積回路素子は、上部物質膜及び金属プレート膜を上部電極として含むキャパシタ構造物において、該金属プレート膜の剥がれ不良を防止しうるので、低い不良率、及び高い信頼性を有する効果がある。
【図面の簡単な説明】
【００１０】
本発明の技術的思想の一実施形態による集積回路素子を示すレイアウト図である。
図１のＡ１部分を拡大させた拡大図である。
図２のＢ１－Ｂ１’線に沿う断面図である。
本発明の技術的思想の他の実施形態による集積回路素子を示す断面図である。
本発明の技術的思想の他の実施形態による集積回路素子を示す断面図である。
本発明の技術的思想の他の実施形態による集積回路素子を示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を示すフローチャートである。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
本発明の技術的思想のさらに他の実施形態による集積回路素子を示すレイアウト図である。
図１８のＣ１－Ｃ１’線に沿う断面図である。
本発明の技術的思想の実施形態による集積回路素子を含むシステムを示す構成図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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