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公開番号2024178098
公報種別公開特許公報(A)
公開日2024-12-24
出願番号2024046606
出願日2024-03-22
発明の名称CXLメモリ装置及びこれを利用した方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類G06F 12/00 20060101AFI20241217BHJP(計算;計数)
要約【課題】CXLメモリ装置及びこれを利用した方法を提供する。
【解決手段】その方法は、CXLメモリ装置のメモリデバイスの劣化因子を収集し、CXLを用いてメモリ装置に接続されたホスト装置からメモリ割り当て要求を受信し、ホスト装置に対するメモリデバイスのメモリ割り当てを行うステップを含み、メモリ割り当て要求及びメモリ割り当ての少なくとも一部は、メモリデバイスの劣化因子によるメモリデバイスの劣化状態に基づいて行われる。
【選択図】図1

特許請求の範囲【請求項１】
ＣＸＬ（ＣｏｍｐｕｔｅＥｘｐｒｅｓｓＬｉｎｋ）メモリデバイスであって、
データを格納するメモリセルグループと、
前記メモリセルグループの劣化因子を測定する１つ以上のセンサと、
ＣＸＬを用いて前記メモリデバイスに接続されたホスト装置からメモリ割り当て要求を受信し、前記メモリセルグループの前記劣化因子による前記メモリセルグループの劣化状態に基づいて前記ホスト装置に対する前記メモリセルグループのメモリ割り当てを行う制御要素と、
を含む、ＣＸＬメモリデバイス。
続きを表示（約 1,300 文字）【請求項２】
前記制御要素は、前記メモリ割り当てを行うために、前記メモリセルグループの前記劣化因子に基づいて前記メモリセルグループの前記劣化状態を推定し、前記メモリセルグループの前記劣化状態に基づいて、前記メモリセルグループのウェアレベリングのためのメモリ使用スケジュールを決定する、請求項１に記載のＣＸＬメモリデバイス。
【請求項３】
前記制御要素は、前記メモリ使用スケジュールを決定するために、前記メモリセルグループの前記劣化状態を示す劣化パラメータ値の分布が均一になるように前記メモリ使用スケジュールを決定する、請求項２に記載のＣＸＬメモリデバイス。
【請求項４】
前記制御要素は、前記メモリセルグループのＢＴＩ（ｂｉａｓｔｅｍｐｅｒａｔｕｒｅｉｎｓｔａｂｉｌｉｔｙ）、ＨＣＩ（ｈｏｔｃａｒｒｉｅｒｉｎｊｅｃｔｉｏｎ）、又はその組み合わせに基づいて前記劣化パラメータ値を決定する、請求項３に記載のＣＸＬメモリデバイス。
【請求項５】
前記メモリセルグループの動作は、飽和状態の静的動作と非飽和状態の変移動作を含み、
前記制御要素は、前記メモリセルグループが飽和状態にあるとき前記ＢＴＩを用いて前記劣化パラメータ値を決定し、前記メモリセルグループが非飽和状態にあるとき前記ＨＣＩを用いて前記劣化パラメータ値を決定する、請求項４に記載のＣＸＬメモリデバイス。
【請求項６】
前記制御要素は、前記メモリ割り当てを行うために、
前記メモリ使用スケジュールに基づいて前記メモリセルグループのメモリアドレスから物理メモリアドレスを選択し、前記物理メモリアドレスを前記ホスト装置の前記メモリ割り当て要求による仮想メモリアドレスにマッピングしてアドレス変換情報を決定する、請求項２に記載のＣＸＬメモリデバイス。
【請求項７】
前記制御要素は、前記メモリ使用スケジュールに基づいて前記メモリセルグループの高い劣化状態のメモリ空間に格納されたデータを、前記メモリセルグループの低い劣化状態のメモリ空間にマイグレーションする、請求項２に記載のＣＸＬメモリデバイス。
【請求項８】
前記劣化因子は、前記メモリセルグループの動作電圧、動作温度、動作時間、動作カウント、又はその組み合わせを含む、請求項１に記載のＣＸＬメモリデバイス。
【請求項９】
前記メモリセルグループの第１メモリセルグループは、前記メモリセルグループの第２メモリセルグループとは異なる特性を有し、
前記特性は性能、期待寿命、又はその組み合わせを含む、請求項１に記載のＣＸＬメモリデバイス。
【請求項１０】
前記メモリセルグループは、ページ単位、バンク単位、及びランク単位のいずれか１つの劣化管理単位により管理グループに分割され、
前記管理グループの各管理グループごとに前記劣化因子の収集及び前記劣化状態の推定が行われる、請求項１に記載のＣＸＬメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
以下の実施形態は、ＣＸＬメモリ装置及びこれを利用した方法に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
ＣＸＬ（ＣｏｍｐｕｔｅＥｘｐｒｅｓｓＬｉｎｋ）は高速通信のための開放型標準インターフェースであって、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、メモリ、アクセラレータ（ａｃｃｅｌｅｒａｔｏｒ）、その他の周辺機器のような複数の構成要素を連結する包括的なインターフェース環境を提供することができる。ＣＸＬの拡張性を介して様々なシステムの構成要素のプールが構成されることができる。例えば、ＣＸＬメモリプーリング（ｍｅｍｏｒｙｐｏｏｌｉｎｇ）を介していずれかのホストのために様々なシステムを経て形成されたメモリプールが提供されることができる。また、ＣＸＬメモリ共有を介して様々なホストがいずれかのシステムの同じメモリアドレスにアクセスしてもよい。このようなＣＸＬを介して人工知能（ＡｒｔｉｆｉｃｉａｌＩｎｔｅｌｌｉｇｅｎｃｅ、ＡＩ）のような高いコンピューティング資源を要求する技術に適切なコンピューティング環境が安定的かつ容易に構成されることができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
以下の実施形態の目的は、ＣＸＬメモリ装置及びこれを利用した方法を提供することにある。
【課題を解決するための手段】
【０００４】
一実施形態によれば、ＣＸＬ（ＣｏｍｐｕｔｅＥｘｐｒｅｓｓＬｉｎｋ）メモリデバイスは、データを格納するメモリセルグループと、前記メモリセルグループの劣化因子を測定する１つ以上のセンサと、ＣＸＬを用いて前記メモリデバイスに接続されたホスト装置からメモリ割り当て要求を受信し、前記メモリセルグループの前記劣化因子による前記メモリセルグループの劣化状態に基づいて前記ホスト装置に対する前記メモリセルグループのメモリ割り当てを行う制御要素とを含む。
【０００５】
一実施形態によると、ホスト装置は、ＣＸＬ（ＣｏｍｐｕｔｅＥｘｐｒｅｓｓＬｉｎｋ）を用いて前記ホスト装置に接続されたＣＸＬメモリ装置から前記ＣＸＬメモリ装置のメモリ要素の劣化因子を受信し、前記メモリ要素の前記劣化因子に基づいて前記メモリ要素の劣化状態を推定し、前記メモリ要素の前記劣化状態に基づいて、前記メモリ要素のウェアレベリングのためのメモリ使用スケジュールを決定し、前記メモリ使用スケジュールに基づいて前記ＣＸＬメモリ装置に対するメモリ割り当て要求を行う、１つ以上のプロセッサを含む。
【０００６】
一実施形態によると、ＣＸＬ（ＣｏｍｐｕｔｅＥｘｐｒｅｓｓＬｉｎｋ）メモリボックスは、データを格納するメモリセルグループ及び前記メモリセルグループを制御するサブ制御要素をそれぞれ含むＣＸＬメモリデバイスと、前記ＣＸＬメモリデバイスの劣化因子を測定する１つ以上のセンサと、ＣＸＬを用いて前記ＣＸＬメモリボックスに接続されたホスト装置からメモリ割り当て要求を受信し、前記ＣＸＬメモリデバイスの前記劣化因子による前記ＣＸＬメモリデバイスの劣化状態に基づいて前記ホスト装置に対する前記ＣＸＬメモリデバイスのメモリ割り当てを行う制御要素とを含む。
【０００７】
一実施形態によると、ＣＸＬ（ＣｏｍｐｕｔｅＥｘｐｒｅｓｓＬｉｎｋ）メモリシステムは、メモリ割り当て要求を発生させるホスト装置と、データを格納するＣＸＬメモリデバイス及び前記ＣＸＬメモリデバイスを制御するサブ制御要素をそれぞれ含むＣＸＬメモリボックスと、前記ＣＸＬメモリボックスの劣化因子による前記ＣＸＬメモリボックスの劣化状態に基づいて前記ホスト装置に対する前記ＣＸＬメモリボックスのメモリ割り当てを行う制御要素とを含む。
【０００８】
一実施形態によると、ＣＸＬ（ＣｏｍｐｕｔｅＥｘｐｒｅｓｓＬｉｎｋ）メモリ装置のメモリ管理方法は、前記ＣＸＬメモリ装置のメモリ要素の劣化因子を収集するステップと、ＣＸＬを用いて前記メモリ装置に接続されたホスト装置からメモリ割り当て要求を受信するステップと、前記ホスト装置に対する前記メモリ要素のメモリ割り当てを行うステップと、を含み、前記メモリ割り当て要求及び前記メモリ割り当ての少なくとも一部は、前記メモリ要素の前記劣化因子による前記メモリ要素の劣化状態に基づいて行われる。
【発明の効果】
【０００９】
下実施形態によれば、３ＣＸＬメモリ装置及びこれを利用した方法を提供することができる。
【図面の簡単な説明】
【００１０】
一実施形態に係るホスト装置及びＣＸＬメモリ装置の概略的な構成を示す図である。
一実施形態に係る劣化因子を考慮したウェアレベリング過程を例示的に示す図である。
一実施形態に係るアドレス管理動作及び劣化管理動作を例示的に示す図である。
一実施形態に係るメモリ要素の静的区間と変移区間を例示的に示す図である。
一実施形態に係るＣＸＬメモリデバイスに関する構成の例示図である。
一実施形態に係るＣＸＬメモリデバイスに関する構成の例示図である。
一実施形態に係るＣＸＬメモリボックスに関する構成の例示図である。
一実施形態に係るＣＸＬメモリボックスに関する構成の例示図である。
一実施形態に係るＣＸＬメモリボックスに関する構成の例示図である。
一実施形態に係るＣＸＬメモリシステムに関する構成の例示図である。
一実施形態に係るホスト装置のウェアレベリングに関する構成の例示図である。
一実施形態に係る作業処理及び劣化管理に使用される管理単位の例示図である。
一実施形態に係るＣＸＬメモリ装置による劣化因子基盤のメモリ管理方法を例示的に示すフローチャートである。
一実施形態に係るホスト装置による劣化因子基盤のメモリ管理方法を例示的に示すフローチャートである。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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