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公開番号2024173759
公報種別公開特許公報(A)
公開日2024-12-12
出願番号2024085288
出願日2024-05-27
発明の名称半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H01L 21/336 20060101AFI20241205BHJP(基本的電気素子)
要約【課題】性能が改善された半導体素子を提供する。
【解決手段】半導体素子は、基板上に位置する活性パターン;活性パターン上に位置するソース/ドレインパターン;ソース/ドレインパターンの間を接続し、互いに離隔して積層された半導体パターンを含むチャンネルパターン;ソース/ドレインパターンの間を横断し、チャンネルパターンを囲み、メインゲート部分及びサブゲート部分を有するゲートパターン;そしてサブゲート部分とソース/ドレインパターンの間に位置する内部ゲートスペーサを含み、サブゲート部分を通る互いに隣接するソース/ドレインパターンの間の距離は、半導体パターンを通る互いに隣接するソース/ドレインパターンの間の距離より大きい。
【選択図】図1

特許請求の範囲【請求項１】
基板上に位置する活性パターン；
前記活性パターンの上に位置するソース／ドレインパターン；
前記ソース／ドレインパターンの間を接続し、互いに離隔して積層された半導体パターンを含むチャンネルパターン；
前記ソース／ドレインパターンの間を横断し、前記チャンネルパターンを囲み、メインゲート部分及びサブゲート部分を有するゲートパターン；そして
前記サブゲート部分と前記ソース／ドレインパターンとの間に位置する第１部分、及び前記サブゲート部分と前記半導体パターンとの間に位置する第２部分を有する内部ゲートスペーサを含み、
前記サブゲート部分を通る互いに隣接する前記ソース／ドレインパターンの間の距離は、前記半導体パターンを通る互いに隣接する前記ソース／ドレインパターンの間の距離より大きい、半導体素子。
続きを表示（約 1,600 文字）【請求項２】
前記半導体パターンは、前記ソース／ドレインパターンと接する面が前記ソース／ドレインパターンに向かって凹状の形状を有する、請求項１に記載の半導体素子。
【請求項３】
前記半導体パターンの前記ソース／ドレインパターンが接する面の凹状の断面形状は、半円、半楕円、三角形、正方形、多角形、またはこれらの組み合わせである、請求項２に記載の半導体素子。
【請求項４】
前記ソース／ドレインパターンが前記活性パターンと接する面の断面形状が、前記活性パターンに向かって尖った（ｓｈａｒｐ）形状、丸い形状、または平坦な形状を有する、請求項１に記載の半導体素子。
【請求項５】
前記内部ゲートスペーサは、前記ソース／ドレインパターンと接する面が前記ソース／ドレインパターンに向かって凹状または平坦な形状を有する、請求項１に記載の半導体素子。
【請求項６】
前記内部ゲートスペーサの前記第１部分と前記第２部分は接続され、前記サブゲート部分を囲む、請求項１に記載の半導体素子。
【請求項７】
前記内部ゲートスペーサの前記第１部分を通る前記サブゲート部分と前記ソース／ドレインパターンとの間の距離の前記第１部分の厚さは、
前記内部ゲートスペーサの前記第２部分を通る前記サブゲート部分と前記半導体パターンとの間の距離の前記第２部分の厚さよりも大きい、請求項１に記載の半導体素子。
【請求項８】
前記内部ゲートスペーサの前記第１部分の厚さと前記内部ゲートスペーサの前記第２部分の厚さの比率は、１：１未満である、請求項７に記載の半導体素子。
【請求項９】
基板上に位置する活性パターン；
前記活性パターンの上に位置するソース／ドレインパターン；
前記ソース／ドレインパターンの間を接続し、互いに離隔して積層された半導体パターンを含むチャンネルパターン；
前記ソース／ドレインパターンの間を横断し、前記チャンネルパターンを囲み、メインゲート部分及びサブゲート部分を有するゲートパターン；そして
前記サブゲート部分と前記ソース／ドレインパターンとの間に位置する内部ゲートスペーサを含み、
前記内部ゲートスペーサは、前記ソース／ドレインパターンと接する面が前記ソース／ドレインパターンに向かって凹状または平坦な形状を有し、
前記サブゲート部分を通る互いに隣接する前記ソース／ドレインパターンの間の距離は、前記半導体パターンを通る互いに隣接する前記ソース／ドレインパターンの間の距離より大きい、半導体素子。
【請求項１０】
基板上に位置する活性パターン；
前記活性パターンの上に位置するソース／ドレインパターン；
前記ソース／ドレインパターンの間を接続し、互いに離隔して積層された半導体パターンを含むチャンネルパターン；
前記ソース／ドレインパターンの間を横断し、前記チャンネルパターンを囲み、メインゲート部分及びサブゲート部分を有するゲートパターン；そして
前記サブゲート部分と前記ソース／ドレインパターンとの間に位置する第１部分、及び前記サブゲート部分と前記チャンネルパターンとの間に位置する第２部分を有する内部ゲートスペーサを含み、
前記内部ゲートスペーサは、前記ソース／ドレインパターンと接する面が前記ソース／ドレインパターンに向かって凹状または平坦な形状を有し、
前記半導体パターンは、前記ソース／ドレインパターンと接する面が前記ソース／ドレインパターンに向かって凹状の形状を有し、
前記サブゲート部分を通る互いに隣接する前記ソース／ドレインパターンの間の距離は、前記半導体パターンを通る互いに隣接する前記ソース／ドレインパターンの間の距離より大きい、半導体素子。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体素子及びその製造方法に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
半導体は、導体と不導体の中間領域に属する物質で、所定の条件下で電気が通じる物質を意味する。このような半導体物質を利用して様々な半導体素子を製造することができ、例えば、メモリ素子などを製造することができる。このような半導体素子は、様々な電子装置に使用することができる。
【０００３】
電子産業が高度に発展するにつれて、半導体素子の特性に対する要求がますます高まっている。例えば、半導体素子に対する高信頼性、高速化及び／または多機能化などに対する要求がますます高まっている。このような要求特性を満たすために、半導体素子内の構造はますます複雑化、集積化されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示の一側面は、漏洩電流を減少させながらソース／ドレインパターンのエピタキシー（ＥＰＩ）形成時の散布を改善し、短いチャンネル長さ及びチャンネルの側面の高いドーピング濃度を通じてチャンネル抵抗を改善し、均一な仕事関数（ｗｏｒｋｆｕｎｃｔｉｏｎ）を確保することにより、性能が改善された半導体素子を提供することができる。
【０００５】
一側面による半導体素子は、基板上に位置する活性パターン；活性パターン上に位置するソース／ドレインパターン；ソース／ドレインパターンの間を接続し、互いに離隔して積層された半導体パターンを含むチャンネルパターン；ソース／ドレインパターンの間を横断し、チャンネルパターンを囲み、メインゲート部分及びサブゲート部分を有するゲートパターン；そしてサブゲート部分とソース／ドレインパターンの間に位置する第１部分、及びサブゲート部分と半導体パターンの間に位置する第２部分を有する内部ゲートスペーサを含み、サブゲート部分を通る互いに隣接するソース／ドレインパターンの間の距離は、半導体パターンを通る互いに隣接するソース／ドレインパターンの間の距離より大きい。
【０００６】
他側面による半導体素子は、基板上に位置する活性パターン；活性パターンの上に位置するソース／ドレインパターン；ソース／ドレインパターンの間を接続し、互いに離隔して積層された半導体パターンを含むチャンネルパターン；ソース／ドレインパターンの間を横断し、チャンネルパターンを囲み、メインゲート部分及びサブゲート部分を有するゲートパターン；そしてサブゲート部分とソース／ドレインパターンの間に位置する内部ゲートスペーサを含み、内部ゲートスペーサは、ソース／ドレインパターンと接する面がソース／ドレインパターンに向かって凹状または平坦な形状を有し、サブゲート部分を通る互いに隣接するソース／ドレインパターンの間の距離は、半導体パターンを通る互いに隣接するソース／ドレインパターンの間の距離より大きい。
【０００７】
また他の側面による半導体素子は、基板上に位置する活性パターン；活性パターン上に位置するソース／ドレインパターン；ソース／ドレインパターンの間を接続し、互いに離隔して積層された半導体パターンを含むチャンネルパターン；ソース／ドレインパターンの間を横断し、チャンネルパターンを囲み、メインゲート部分及びサブゲート部分を有するゲートパターン；そしてサブゲート部分とソース／ドレインパターンの間に位置する第１部分、及びサブゲート部分とチャンネルパターンの間に位置する第２部分を有する内部ゲートスペーサを含み、内部ゲートスペーサは、ソース／ドレインパターンと接する面がソース／ドレインパターンに向かって凹状または平坦な形状を有し、半導体パターンは、ソース／ドレインパターンと接する面がソース／ドレインパターンに向かって凹状の形状を有し、サブゲート部分を通る互いに隣接するソース／ドレインパターンの間の距離は、半導体パターンを通る互いに隣接するソース／ドレインパターンの間の距離より大きい。
【０００８】
実施例によれば、漏洩電流を減少させながらソース／ドレインパターンのエピタキシー形成時の散布を改善し、短いチャンネル長さ及びチャンネルの側面の高いドーピング濃度を通してチャンネル抵抗を改善し、均一な仕事関数を確保することによって、半導体素子の性能を改善することができる。
【図面の簡単な説明】
【０００９】
一実施例に係る半導体素子を示す平面図である。
図１のＡ－Ａ’に沿って切断した断面図である。
図１のＢ－Ｂ’に沿って切断した断面図である。
図２のＰ１領域を拡大して示した拡大図である。
一実施例に係る半導体素子を示す、図２に対応する平面図である。
一実施例に係る半導体素子を示す、図２に対応する平面図である。
一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。
一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。
一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。
一実施例に係る半導体素子の製造方法の中間段階を示す、図９に対応する平面図である。
一実施例に係る半導体素子の製造方法の中間段階を示す、図９に対応する平面図である。
一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。
一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。
一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。
一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。
一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照して様々な実施例について、本技術分野で通常の知識を有する者が容易に実施できるように詳しく説明する。実施例は様々な形態に実施することができ、ここで説明する実施例に限定されない。
（【００１１】以降は省略されています）

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