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公開番号2024169353
公報種別公開特許公報(A)
公開日2024-12-05
出願番号2024081259
出願日2024-05-17
発明の名称半導体装置
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H01L 21/336 20060101AFI20241128BHJP(基本的電気素子)
要約【課題】半導体装置が提供される。
【解決手段】半導体装置は、基板、基板上で第1水平方向に延びるアクティブパターン、アクティブパターン上で垂直方向に互いに離隔して積層された複数のナノシート、アクティブパターン上で第1水平方向と異なる第2水平方向に延び、複数のナノシートを囲むゲート電極、アクティブパターン上でゲート電極の両側に配置されるソース/ドレイン領域、複数のナノシートの間でゲート電極とソース/ドレイン領域の間に配置され、複数のナノシートと垂直方向に離隔した第1内部スペーサ、およびゲート電極の第1側に配置され、第1内部スペーサと複数のナノシートの間に配置される第1バリア層を含む。
【選択図】図2
特許請求の範囲【請求項１】
基板；
前記基板上で第１水平方向に延びるアクティブパターン；
前記アクティブパターン上で垂直方向に互いに離隔して積層された複数のナノシート；
前記アクティブパターン上で前記第１水平方向と異なる第２水平方向に延び、前記複数のナノシートを囲むゲート電極；
前記アクティブパターン上で前記ゲート電極の両側に配置されるソース／ドレイン領域；
前記複数のナノシートの間で前記ゲート電極と前記ソース／ドレイン領域の間に配置され、前記複数のナノシートと前記垂直方向に離隔した第１内部スペーサ；および
前記ゲート電極の第１側に配置され、前記第１内部スペーサと前記複数のナノシートの間に配置される第１バリア層を含む、半導体装置。
続きを表示（約 1,400 文字）【請求項２】
前記第１バリア層は不純物がドープされたシリコン（Ｓｉ）を含む、請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極と前記第１内部スペーサの間に配置され、前記第１内部スペーサの側壁および前記第１バリア層の側壁のそれぞれと接するゲート絶縁膜をさらに含む、請求項１に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜の少なくとも一部は前記第１内部スペーサの上面および下面のそれぞれと接する、請求項３に記載の半導体装置。
【請求項５】
前記第１内部スペーサの上面および下面のそれぞれは前記第１バリア層と接する、請求項１に記載の半導体装置。
【請求項６】
前記第１内部スペーサの側壁は前記第１バリア層の側壁よりも前記ゲート電極に向かってさらに突出した、請求項１に記載の半導体装置。
【請求項７】
前記複数のナノシートの最上部ナノシートの上面上に配置され、前記ゲート電極の両側壁上で前記第２水平方向に延びるゲートスペーサ；
前記ゲート電極と前記ゲートスペーサの間に配置されるゲート絶縁膜；および
前記ゲートスペーサと前記ゲート絶縁膜の間に配置され、前記第１内部スペーサと同じ物質を含む第２内部スペーサをさらに含む、請求項１に記載の半導体装置。
【請求項８】
基板；
前記基板上で第１水平方向に延びるアクティブパターン；
前記アクティブパターン上で前記アクティブパターンと垂直方向に離隔した第１ナノシート；
前記第１ナノシート上で前記第１ナノシートと前記垂直方向に離隔した第２ナノシート；
前記アクティブパターン上で前記第１水平方向と異なる第２水平方向に延び、前記第１および第２ナノシートそれぞれを囲むゲート電極；
前記アクティブパターン上で前記ゲート電極の両側に配置されるソース／ドレイン領域；
前記アクティブパターンの上面と前記第１ナノシートの下面の間および前記第１ナノシートの上面と前記第２ナノシートの下面の間のそれぞれに配置され、アクティブパターン、前記第１ナノシートおよび前記第２ナノシートそれぞれと前記垂直方向に離隔した内部スペーサ；
前記ゲート電極の第１側に配置され、前記アクティブパターンの上面、前記第１ナノシートの下面および上面、前記第２ナノシートの下面および上面のそれぞれに配置され、不純物がドープされたシリコン（Ｓｉ）を含む第１バリア層；および
前記ゲート電極と前記内部スペーサの間に配置され、前記内部スペーサの側壁および前記第１バリア層の側壁のそれぞれと接するゲート絶縁膜を含む、半導体装置。
【請求項９】
前記ゲート電極の前記第１側と前記第１水平方向に対向する前記ゲート電極の第２側に配置され、前記アクティブパターンの上面、前記第１ナノシートの下面および上面、前記第２ナノシートの下面および上面のそれぞれに配置され、不純物がドープされたシリコン（Ｓｉ）を含み、前記第１バリア層と前記第１水平方向に離隔した第２バリア層をさらに含む、請求項８に記載の半導体装置。
【請求項１０】
前記アクティブパターンの上面上に配置された前記第１バリア層の一部は前記第１ナノシートの下面上に配置された前記第１バリア層の他の一部と分離される、請求項８に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は半導体装置に関する。具体的には、本発明は、ＭＢＣＦＥＴ
ＴＭ
（Ｍｕｌｔｉ－ＢｒｉｄｇｅＣｈａｎｎｅｌＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を含む半導体装置に関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
集積回路装置の密度を高めるためのスケーリング（ｓｃａｌｉｎｇ）技術の一つとして、基板上にフィン（ｆｉｎ）形状またはナノワイヤ（ｎａｎｏｗｉｒｅ）形状のシリコンボディ（ｂｏｄｙ）を形成し、シリコンボディの表面の上にゲートを形成するマルチ－ゲート（ｍｕｌｔｉ－ｇａｔｅ）トランジスタが提案された。
【０００３】
このようなマルチゲートトランジスタは３次元のチャネルを用いるので、スケーリングすることが容易である。また、マルチゲートトランジスタのゲート長さを増加させなくても、電流制御能力を向上させることができる。のみならず、ドレイン電圧によってチャネル領域の電位が影響を受けるＳＣＥ（ｓｈｏｒｔｃｈａｎｎｅｌｅｆｆｅｃｔ）を効果的に抑制することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ソース／ドレイン領域および内部スペーサそれぞれに対する信頼性が向上した半導体装置を提供することにある。
【０００５】
本発明が解決しようとする課題は以上で言及した課題に制限されず、言及されていないまた他の課題は以下の記載から当業者に明確に理解されるものである。
【課題を解決するための手段】
【０００６】
前記課題を解決するための本発明の技術的思想による半導体装置のいくつかの実施形態は、基板、基板上で第１水平方向に延びるアクティブパターン、アクティブパターン上で垂直方向に互いに離隔して積層された複数のナノシート、アクティブパターン上で第１水平方向と異なる第２水平方向に延び、複数のナノシートを囲むゲート電極、アクティブパターン上でゲート電極の両側に配置されるソース／ドレイン領域、複数のナノシートの間でゲート電極とソース／ドレイン領域の間に配置され、複数のナノシートと垂直方向に離隔した第１内部スペーサ、およびゲート電極の第１側に配置され、第１内部スペーサと複数のナノシートの間に配置される第１バリア層を含む。
【０００７】
前記課題を解決するための本発明の技術的思想による半導体装置の他のいくつかの実施形態は、基板、基板上で第１水平方向に延びるアクティブパターン、アクティブパターン上でアクティブパターンと垂直方向に離隔した第１ナノシート、第１ナノシート上で第１ナノシートと垂直方向に離隔した第２ナノシート、アクティブパターン上で第１水平方向と異なる第２水平方向に延び、第１および第２ナノシートそれぞれを囲むゲート電極、アクティブパターン上でゲート電極の両側に配置されるソース／ドレイン領域、アクティブパターンの上面と第１ナノシートの下面の間および第１ナノシートの上面と第２ナノシートの下面の間のそれぞれに配置され、アクティブパターン、第１ナノシートおよび第２ナノシートそれぞれと垂直方向に離隔した内部スペーサ、ゲート電極の第１側に配置され、アクティブパターンの上面、第１ナノシートの下面および上面、第２ナノシートの下面および上面のそれぞれに配置され、不純物がドープされたシリコン（Ｓｉ）を含む第１バリア層、およびゲート電極と内部スペーサの間に配置され、内部スペーサの側壁および第１バリア層の側壁のそれぞれと接するゲート絶縁膜を含む。
【０００８】
前記課題を解決するための本発明の技術的思想による半導体装置のまた他のいくつかの実施形態は、基板、基板上で第１水平方向に延びるアクティブパターン、アクティブパターン上で垂直方向に互いに離隔して積層された複数のナノシート、アクティブパターン上で第１水平方向と異なる第２水平方向に延び、複数のナノシートを囲むゲート電極、アクティブパターン上でゲート電極の両側に配置されるソース／ドレイン領域、複数のナノシートの間でゲート電極とソース／ドレイン領域の間に配置され、複数のナノシートと垂直方向に離隔した内部スペーサ、およびゲート電極の第１側に配置され、内部スペーサと複数のナノシートの間に配置され、内部スペーサと接し、不純物がドープされたシリコン（Ｓｉ）を含む第１バリア層、ゲート電極の第１側と第１水平方向に対向するゲート電極の第２側に配置され、内部スペーサと複数のナノシートの間に配置され、内部スペーサと接し、不純物がドープされたシリコン（Ｓｉ）を含み、第１バリア層と第１水平方向に離隔する第２バリア層、およびゲート電極と内部スペーサの間に配置され、内部スペーサの側壁、第１バリア層の側壁および第２バリア層の側壁のそれぞれと接し、少なくとも一部が第１バリア層と第２バリア層の間に配置されるゲート絶縁膜を含む。
【０００９】
本発明のその他具体的な内容は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【００１０】
本発明のいくつかの実施形態による半導体装置を説明するための概略的なレイアウト図である。
図１のＡ－Ａ’線に沿って切断した断面図である。
図２のＲ１領域を拡大した拡大図である。
図１のＢ－Ｂ’線に沿って切断した断面図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明の他のいくつかの実施形態による半導体装置を説明するための断面図である。
図２２のＲ２領域を拡大した拡大図である。
本発明のまた他のいくつかの実施形態による半導体装置を説明するための断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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