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公開番号2025009978
公報種別公開特許公報(A)
公開日2025-01-20
出願番号2024103094
出願日2024-06-26
発明の名称イメージセンサ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10F 39/18 20250101AFI20250109BHJP()
要約【課題】暗電流を減少させ、光学的クロストークを減少または防止することができるイメージセンサを提供する。
【解決手段】本発明によるイメージセンサは、第1面と、第1面に反対となる第2面を含み、内部に光電変換領域を含む半導体基板と、半導体基板の第1面上に配置された伝送ゲートと、半導体基板の第1面上に配置され、伝送ゲートをカバーする埋め込み絶縁膜と、半導体基板の第1面から第2面まで延び、埋め込み絶縁膜を貫通するピクセル分離トレンチ内に配置され、半導体基板に複数のピクセルを定義するピクセル分離構造物であって、ピクセル分離構造物の一部が埋め込み絶縁膜によってカバーされるピクセル分離構造物を含む。
【選択図】図2

特許請求の範囲【請求項１】
第１面と、前記第１面に反対となる第２面と、を含み、内部に光電変換領域を含む半導体基板と、
前記半導体基板の前記第１面上に配置された伝送ゲートと、
前記半導体基板の前記第１面上に配置され、前記伝送ゲートをカバーする埋め込み絶縁膜と、
前記半導体基板の前記第１面から前記第２面に向かって延び、前記埋め込み絶縁膜を貫通するピクセル分離トレンチ内に配置され、前記半導体基板に複数のピクセルを定義するピクセル分離構造物であって、前記ピクセル分離構造物の一部が前記埋め込み絶縁膜によってカバーされる、前記ピクセル分離構造物と、を含むことを特徴とするイメージセンサ。
続きを表示（約 1,200 文字）【請求項２】
前記ピクセル分離構造物は、
前記ピクセル分離トレンチの内壁上に配置された絶縁ライナーと、
前記絶縁ライナー上で前記ピクセル分離トレンチの内部に配置された導電層と、
前記ピクセル分離トレンチの前記内壁上に配置され、前記導電層上に配置されたピクセル分離絶縁層と、
前記導電層と前記ピクセル分離絶縁層との間に配置されたバリア導電層と、を含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記ピクセル分離トレンチは、前記半導体基板を貫通する第１部分と、前記埋め込み絶縁膜を貫通する第２部分と、を含み、前記絶縁ライナーは、前記ピクセル分離トレンチの前記第１部分の内壁及び前記第２部分の内壁上に配置され、
前記ピクセル分離トレンチの前記第１部分内に配置された前記絶縁ライナーの第１部分は、前記バリア導電層と接触し、
前記ピクセル分離トレンチの前記第２部分内に配置された前記絶縁ライナーの第２部分は、前記埋め込み絶縁膜と接触することを特徴とする請求項２に記載のイメージセンサ。
【請求項４】
前記ピクセル分離構造物の上面は、前記埋め込み絶縁膜の上面と同じベルに配置されることを特徴とする請求項２に記載のイメージセンサ。
【請求項５】
前記導電層は、反射性金属物質を含むことを特徴とする請求項２に記載のイメージセンサ。
【請求項６】
前記導電層は、アルミニウム、銅、銀、コバルト、タングステン、白金、金、クロム、チタン、ニッケル、モリブデン、鉄、マグネシウム、イリジウム、パラジウム、及びルテニウムのうちの少なくとも１つを含むことを特徴とする請求項２に記載のイメージセンサ。
【請求項７】
前記半導体基板内に活性領域を定義する素子分離トレンチ内に配置される素子分離膜と、
前記半導体基板の前記第１面と前記埋め込み絶縁膜との間、前記伝送ゲートと前記埋め込み絶縁膜との間、及び前記素子分離膜の上面と前記埋め込み絶縁膜との間に配置されるエッチング停止膜と、をさらに含み、
前記ピクセル分離構造物の側壁は、前記素子分離膜及び前記エッチング停止膜と接触することを特徴とする請求項２に記載のイメージセンサ。
【請求項８】
前記導電層の上面は、前記素子分離膜の底面よりも低いレベルに配置されることを特徴とする請求項７に記載のイメージセンサ。
【請求項９】
前記導電層の上面は、前記素子分離膜の底面よりも高く、前記素子分離膜の上面よりも低いレベルに配置されることを特徴とする請求項７に記載のイメージセンサ。
【請求項１０】
前記導電層の上面は、前記素子分離膜の前記上面よりも高いレベルに配置されることを特徴とする請求項７に記載のイメージセンサ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、イメージセンサに関し、より詳細には、ディープトレンチアイソレーション（ｄｅｅｐｔｒｅｎｃｈｉｓｏｌａｔｉｏｎ）構造物を含むイメージセンサに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
イメージセンサは、光学イメージ信号を電気信号に変換させる装置である。イメージセンサは、複数のピクセルを有し、それぞれのピクセルは、入射される光を受光して電気信号に変換するフォトダイオード領域と、フォトダイオード領域で生成された電荷を用いてピクセル信号を出力するピクセル回路を含む。イメージセンサの集積度が増加することにより、それぞれのピクセルサイズが小さくなるので、暗電流の減少または抑制が困難な問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、暗電流を減少させ、光学的クロストークを減少または防止することができるイメージセンサを提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するためになされた本発明の一態様によるイメージセンサは、第１面と、前記第１面に反対となる第２面とを含み、内部に光電変換領域を含む半導体基板と、前記半導体基板の前記第１面上に配置された伝送ゲートと、前記半導体基板の前記第１面上に配置され、前記伝送ゲートをカバーする埋め込み絶縁膜と、前記半導体基板の前記第１面から前記第２面まで延び、前記埋め込み絶縁膜を貫通するピクセル分離トレンチ内に配置され、前記半導体基板に複数のピクセルを定義するピクセル分離構造物であって、前記ピクセル分離構造物の一部が前記埋め込み絶縁膜によってカバーされる前記ピクセル分離構造物と、を含む。
【０００５】
上記目的を達成するためになされた本発明の他の態様によるイメージセンサは、第１面と、前記第１面に反対となる第２面とを含み、内部に光電変換領域を含む半導体基板と、前記半導体基板の前記第１面上に配置された伝送ゲートと、前記半導体基板の前記第１面上に配置され、前記伝送ゲートをカバーするエッチング停止膜と、前記半導体基板の前記第１面から前記第２面に向かって延びるピクセル分離トレンチ内に配置されたピクセル分離構造物であって、反射性金属物質を含む導電層を含む前記ピクセル分離構造物と、を含み、前記エッチング停止膜の端部が前記導電層上に配置され、前記ピクセル分離構造物と前記エッチング停止膜が垂直オーバーラップしない。
【０００６】
上記目的を達成するためになされた本発明のさらに他の態様によるイメージセンサは、第１面と、前記第１面に反対となる第２面とを含み、内部に光電変換領域を含む半導体基板と、前記半導体基板の前記第１面上に配置された伝送ゲートと、前記半導体基板の前記第１面から前記第２面まで延びるピクセル分離トレンチ内に配置されたピクセル分離構造物と、を含み、前記ピクセル分離構造物は、前記ピクセル分離トレンチ内に配置され、前記半導体基板の前記第１面に垂直な垂直方向に延びる導電層と、前記ピクセル分離トレンチ内で前記導電層の側壁上に配置されたバリア導電層と、前記ピクセル分離トレンチ内で前記導電層と前記バリア導電層上に配置されたピクセル分離絶縁層と、前記ピクセル分離トレンチの内壁上で前記垂直方向に延び、前記ピクセル分離絶縁層の側壁と前記バリア導電層の側壁とをカバーする絶縁ライナーと、を含み、前記ピクセル分離絶縁層の上面が前記半導体基板の前記第１面よりも高いレベルに配置される。
【発明の効果】
【０００７】
本発明によれば、イメージセンサのピクセル分離構造物が、反射性金属物質からなる導電層を含むことにより、隣接したピクセルに、光が透過または入射される場合に発生する光学的クロストークが減少または防止される効果を奏する。
【図面の簡単な説明】
【０００８】
例示的な実施例によるイメージセンサの構成を示すブロック図である。
例示的な実施例によるイメージセンサの構成を示すブロック図である。
例示的な実施例によるイメージセンサのリードアウト回路図である。
例示的な実施例によるイメージセンサを示すレイアウト図である。
図４のＡ１－Ａ１’線に沿った断面図である。
図５の第１垂直レベルにおける平面図である。
図５の第２垂直レベルにおける平面図である。
例示的な実施例によるイメージセンサを示す断面図である。
図８の第２垂直レベルにおける平面図である。
例示的な実施例によるイメージセンサを示す断面図である。
例示的な実施例によるイメージセンサを示す断面図である。
図１１の第２垂直レベルにおける平面図である。
例示的な実施例によるイメージセンサを示す断面図である。
例示的な実施例によるイメージセンサを示す断面図である。
例示的な実施例によるイメージセンサを示す断面図である。
例示的な実施例によるイメージセンサを示す断面図である。
【発明を実施するための形態】
【０００９】
以下、図面に基づいて本発明の技術的思想による望ましい実施例を詳細に説明する。
【００１０】
図１は、例示的な実施例によるイメージセンサ１１００の構成を示すブロック図である。
（【００１１】以降は省略されています）

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